特許

J-GLOBAL ID：200903099046067381

キャッシュメモリ装置

発明者： 材木 幸治
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 宮井 暎夫
公報種別：公開公報
出願番号（国際出願番号）：特願平11-154503
公開番号（公開出願番号）：特開2000-347934
出願日： 1999年06月02日
公開日（公表日）： 2000年12月15日
要約：

【要約】【課題】 要求のあったアドレスから順にワードをロードし、ブロック境界に達した時点で次のブロック内に属するワードのロードを順次行っていき、これが完了した時点で最初にロードしていたブロック内の残りのワードのロードを完了させる。【解決手段】 ロードアドレス制御部107でロードブロック数格納部104から与えられるブロック数とキャッシュミスヒット時に複数ブロックに跨ってラップアラウンドした順にデータをロードすることを要求するプロセッサからのラップアラウンド信号120からキャッシュミスヒット時に次にロードすべきブロックに対応したブロックアドレスを生成するようにブロックアドレス生成部108を制御し、ワードアドレス生成部109で次にロードすべきワードに対応したワードアドレスを生成し、でワードアドレスがブロック内の最終ワードアドレスになったことをロードアドレス制御部107へ通知する。

請求項（抜粋）：

プロセッサと主記憶装置との間に置かれたキャッシュメモリ装置であって、前記プロセッサが前記主記憶装置にアクセスする時に出力されるメモリアドレスから第1のブロックアドレスと第1のワードアドレスを生成する第1アドレス格納部と、前記プロセッサからのメモリアクセス要求信号、およびキャッシュミスヒット時に前記主記憶装置から連続して複数ブロックをロードすることを要求するプリフェッチ要求信号を受け、メモリアクセス完了を前記プロセッサへ通知する制御部と、キャッシュミスヒット時に前記主記憶装置からロードするブロック数を保持するロードブロック数格納部と、前記第1アドレス格納部から前記第1のブロックアドレスを受け、次にロードすべきブロックに対応した第2のブロックアドレスを生成するブロックアドレス生成部と、前記ロードブロック数格納部から与えられるブロック数とキャッシュミスヒット時に複数ブロックに跨ってラップアラウンドした順にデータをロードすることを要求する前記プロセッサからのラップアラウンド信号からキャッシュミスヒット時に次にロードすべきブロックに対応した前記第2のブロックアドレスを生成するように前記ブロックアドレス生成部を制御するロードアドレス制御部と、前記第1アドレス格納部から前記第1のワードアドレスを受け、次にロードすべきワードに対応した第2のワードアドレスを生成し、ブロック内の最終ワードアドレスになったことを前記ロードアドレス制御部へ通知することにより前記ロードアドレス制御部で前記第2のブロックアドレスを更新させるワードアドレス生成部と、前記ブロックアドレス生成部で生成された前記第2のブロックアドレスと前記ワードアドレス生成部で生成された前記第2のワードアドレスから前記主記憶装置へアクセスすべきアドレスを生成する第2アドレス格納部と、複数のブロックアドレスを保持し、前記ブロックアドレス生成部で生成された前記第2のブロックアドレスと一致するブロックアドレスが前記複数のブロックアドレス中にあるかをサーチして一致したかどうかを示すヒット信号を前記ロードアドレス制御部と前記制御部へ通知することによりキャッシュミスヒットを前記ロードアドレス制御部と前記制御部とに知らせるタグ記憶部と、前記タグ記憶部からのエントリアドレスによりデータの書き込み、および読み出しを行うデータ記憶部と、前記タグ記憶部からのエントリアドレスをもとに次にリプレースすべきエントリアドレスを決定して前記タグ記憶部に指示するリプレースメント制御部と、前記主記憶装置から読み出されたデータおよび前記プロセッサからのデータを一時的に保持して前記データ記憶部へ与える書き込みデータ格納部と、前記データ記憶部からのデータを一時的に保持して前記プロセッサへ与える読み出しデータ格納部とを備えたことを特徴とするキャッシュメモリ装置。

FI (2件)：

G06F 12/08 Q ,  G06F 12/08 D

Fターム (6件)：

5B005JJ11 ,  5B005KK12 ,  5B005MM01 ,  5B005NN22 ,  5B005NN61 ,  5B005NN71