特許
J-GLOBAL ID：200903099056559665
半導体集積回路装置
発明者：
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-232003
公開番号（公開出願番号）：特開平6-082524
出願日： 1992年08月31日
公開日（公表日）： 1994年03月22日
要約：
【要約】【目的】 マルチポートRAMおよびスキャンパス方式のテスト回路を含む半導体集積回路装置において、テストパターンの増大を抑制しかつテスト回路の付加による半導体チップの面積増大を抑制することである。【構成】 データ比較機能を有するデータ入出力用スキャンレジスタ群400を設け、そのデータ入出力用スキャンレジスタ群400をマルチポートRAM2の書込みポートおよび読出しポートで共用する。
請求項（抜粋）：
独立にアドレス指定可能な1つ以上の読出しポートおよび1つ以上の書込みポートを含み、複数の読出しデータ端子および複数の書込みデータ端子を有する記憶手段と、直列に接続された複数のスキャンレジスタを含むスキャンパスとを備え、前記複数のスキャンレジスタの各々は、シリアル入力端子、第1のパラレル入力端子、第2のパラレル入力端子、与えられるデータを保持して出力する第1の保持手段、与えられるデータを保持して出力する第2の保持手段前記第1のパラレル入力端子のデータを前記第1の保持手段に伝達する第1の伝達手段、前記シリアル入力端子のデータを前記第1および第2の保持手段の一方に伝達する第2の伝達手段、前記第2のパラレル入力端子のデータを前記第2の保持手段に伝達する第3の伝達手段、前記第1および第2の保持手段の前記一方から出力されるデータを前記第1および第2の保持手段の他方に伝達する第4の伝達手段、前記第1の保持手段から出力されるデータを受ける第1のパラレル出力端子、前記第2の保持手段から出力されるデータを受ける第2のパラレル出力端子、前記第1および第2の保持手段の前記他方から出力されるデータを受けるシリアル出力端子、前記第2のパラレル入力端子のデータを前記第1の保持手段から出力されるデータと比較する比較手段、および前記比較手段の比較結果に従って前記第3の伝達手段を能動化または非能動化する能動化手段を含み、各スキャンレジスタの前記シリアル入力端子は前段のスキャンレジスタの前記シリアル出力端子に接続され、前記記憶手段の各読出しデータ端子は1つのスキャンレジスタの前記第2のパラレル入力端子に接続され、前記記憶手段の各書込みデータ端子は1つのスキャンレジスタの前記第1のパラレル出力端子に接続される、半導体集積回路装置。
IPC (2件)：
G01R 31/28
, G11C 29/00 303
