特許

J-GLOBAL ID：200903099066776826

出力バッファ回路

発明者： 若森 康男
出願人/特許権者： ヤマハ株式会社
代理人 (1件)： 伊丹 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平8-248365
公開番号（公開出願番号）：特開平10-098363
出願日： 1996年09月19日
公開日（公表日）： 1998年04月14日
要約：

【要約】【課題】 出力レベルの切り替わり時のノイズが少なく、且つ出力遅延の電源電圧に対する依存性が小さい出力バッファ回路を提供する。【解決手段】 入力信号Sinによって駆動され、入力信号Sinに対応した出力信号Soutを出力する第1の出力回路1と、入力信号Sinを遅延させて、入力信号Sinの立ち上がり時に遅延量に応じたパルス幅の第1のパルス信号Saを出力する第1のパルス出力回路2と、入力信号Sinを遅延させて、入力信号Sinの立ち下がり時に遅延量に応じたパルス幅の第2のパルス信号Sbを出力する第2のパルス出力回路3と、これら第1及び第2のパルス出力回路2,3からのパルス信号Sa,Sbによって駆動される第2の出力回路4とから構成する。このため、電源電圧Vddが低いときの出力信号Soutの遅延時間Δtは、電源電圧Vdd及びパルス幅dの積に比例し、電源電圧Vddが高いときの出力信号Soutの遅延時間Δt′は、電源電圧Vdd及びパルス幅d′の積に比例する。

請求項（抜粋）：

入力信号によって駆動され前記入力信号に対応した出力信号を出力するCMOS回路により構成された第1の出力回路と、この第1の出力回路と出力端を共通接続してなるCMOS回路により構成された第2の出力回路と、少なくとも前記出力信号の立ち下がり時に前記第2の出力回路を駆動するパルス信号を出力すると共に前記パルス信号のパルス幅を電源電圧の低下に対して増大するように制御するパルス出力回路とを備えたことを特徴とする出力バッファ回路。

IPC (5件)：

H03K 17/16 ,  H03K 5/1252 ,  H03K 5/12 ,  H03K 17/687 ,  H03K 19/0175

FI (5件)：

H03K 17/16 H ,  H03K 5/12 ,  H03K 5/01 G ,  H03K 17/687 F ,  H03K 19/00 101 F