特許
J-GLOBAL ID：200903099071618210
単一ビットセル及び多量ビットセル動作の同時的な遂行が可能な不揮発性半導体メモリ装置
発明者：
出願人/特許権者：
代理人 (1件)：
萩原 誠
公報種別：公開公報
出願番号（国際出願番号）：特願平9-270957
公開番号（公開出願番号）：特開平10-125083
出願日： 1997年10月03日
公開日（公表日）： 1998年05月15日
要約：
【要約】【課題】 一つの基板上の局部的なセルアレイ領域で、単一ビットセル動作あるいは多重ビットセル動作の遂行が可能な不揮発性半導体メモリを提供する。【解決手段】 フラッシュメモリ装置はビットライン対に連結された2つのラッチが動作モードにより、伝達ゲートにより、相互に電気的に分離されたり連結されたりする構造を持つ。この装置で2つのラッチ中の一つにより、他の一つが制御されることにより、多重ビットデータ読出及びプログラミング検証動作が遂行される。多重ビット読出動作の間の一定な量のビットライン電流と階段波形のワードライン電圧とにより、選択されたメモリセルを通じて流れるセル電流の差により、多重ビットデータが感知される。又、多重ビットプログラム検証動作の間の選択されたワードラインの電圧が多重ビット読出動作の間の選択されたワードラインの電圧より一定電位差だけ高く設定される。読出動作の間のワードライン電圧レベルよりプログラムされるセルのスレッショルド電圧レベルをより高く分布させることにより読出動作マージンが改善される。
請求項（抜粋）：
行と列とを定義するように基板上に形成されたメモリセルのアレイと;各行に従って伸張する複数のワードラインと;各列に従って伸張する複数のビットライン対と;各ビットライン対に各々対応する複数の外部データライン対と;前記各ビットライン対及び前記各外部データライン対に対応し、プログラミング及びプログラミング検証動作の間に前記対応するビットライン対に対応する前記外部データライン対からのデータを伝達し、プログラミング状態を検証し、読出動作の間に対応する前記外部データライン対に対応する前記ビットライン対上のデータを伝達する複数のページバッファとを含み;前記各ページバッファは、第1ノードと、第2ノードと、対応するビットライン対中の第1ビットラインと第1ノードとの間に連結され、第1制御信号(BLSHF)に応答し、選択的に前記第1ビットラインと前記第1ノードとを電気的に連結する第1分離手段と、対応するビットライン対中の第2ビットラインと第2ノードとの間に連結され、前記第1制御信号に応答し、選択的に前記第2ビットラインと前記第2ノードとを電気的に連結する第2分離手段と、第2及び第3制御信号Inhibit1、Inhibit2に応答し、前記プログラミング動作の間に前記第1及び第2ノードに選択的にプログラム防止電圧を供給すると共に、前記読出動作の間に前記第1及び第2ノードに選択的に接地電圧を供給する第1電圧供給手段と、第3ノード及び第4ノードと、前記第1及び第3ノードの間に連結され、第2制御信号Ai/バーに応答し、選択的に前記第1ノードと前記第3ノードとを相互に電気的に連結する第3分離手段と、前記第2及び第4ノードの間に連結され、第3制御信号Aiに応答し、選択的に前記第2ノードと前記第4ノードとを相互に電気的に連結する第4分離手段と、前記対応する外部データライン対中の第1データラインに連結される第5ノードと、前記対応する外部データライン対中の第2データラインに連結される第6ノードと、前記第3及び第5ノードの間に連結され、第4制御信号PGM1に応答し、選択的に前記第3ノードと前記第5ノードとを相互に電気的に連結する第5分離手段と、前記第4及び第6ノードの間に連結され、第5制御信号GPM2に応答し、選択的に前記第4ノードと前記第6ノードとを相互に電気的に連結する第6分離手段と、第6制御信号DCBに応答し、選択的に前記第3ノードと前記第4ノードとに前記接地電圧を供給する第2電圧供給手段と、第7制御信号(Vref)に応答し、選択的に前記第3ノードと前記第4ノードとに定電流を供給する電流供給手段と、第8制御信号(Separate)に応答し、選択的に前記第3ノードと前記第4ノードとを相互に電気的に連結する第7分離手段と、第7ノードと、第8ノードと、前記第5ノードと前記第7ノードとの間に連結され、前記第5及び第7ノード上の情報をラッチすると共に、前記第5及び第7ノードに相補的な信号を各々出力する第1ラッチと、前記第6ノードと前記第8ノードとの間に連結され、前記第6及び第8ノード上の情報をラッチすると共に、前記第6及び第8ノードに相補的な信号を各々出力する第2ラッチと、第9ないし第11制御信号φV1、φR1、φV2に応答し、前記プログラミング動作と、前記プログラミング検証動作及び前記読出動作との間に前記第1及び第2ラッチの出力状態を各々制御するラッチ制御手段とを具備することを特徴とする不揮発性半導体メモリ装置。
FI (2件)：
G11C 17/00 641
, G11C 17/00 611 G
