特許
J-GLOBAL ID：200903099075991101

3重冗長ラッチ

発明者：
ジョナサン・ピー・ロッツ

ジョナサン・ピー・ロッツ について

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ダニエル・ダブリュー・クルーガー

ダニエル・ダブリュー・クルーガー について

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マニュエル・カバナス-ホルメン

マニュエル・カバナス-ホルメン について


出願人/特許権者：
ヒューレット-パッカード デベロップメント カンパニー エル.ピー.

ヒューレット-パッカード デベロップメント カンパニー エル.ピー. について


代理人 (4件)： 奥山 尚一 ,  有原 幸一 ,  松島 鉄男 ,  河村 英文
公報種別：公開公報
出願番号（国際出願番号）：特願2005-154903
公開番号（公開出願番号）：特開2005-341588
出願日： 2005年05月27日
公開日（公表日）： 2005年12月08日
要約：
【課題】 ソフトエラーを低減するための高信頼性3重冗長ラッチを提供する。【解決手段】 第1〜第3の設定可能メモリ素子SME1,SME2,SME3と、第1〜第3の投票構造VS1,VS2,VS3とを具備し、各設定可能メモリ素子に同一の論理値が設定され、第1〜第3の設定可能メモリ素子と、第1〜第3の設定可能メモリ素子を設定するために使用される制御信号204とにより、第1〜第3の投票構造に対して入力が提供される。第1の投票構造の出力214は第1〜第3の設定可能メモリ素子が設定された後に第1の設定可能メモリ素子に保持される論理値を確定し、第2の投票構造の出力216は第1〜第3の設定可能メモリ素子が設定された後に第2の設定可能メモリ素子に保持される論理値を確定し、第3の投票構造の出力218は第1〜第3の設定可能メモリ素子が設定された後に第3の設定可能メモリ素子に保持される論理値を確定する。【選択図】図2
請求項（抜粋）：
ソフトエラーを低減するための3重冗長ラッチであって、 (a) 第1の設定可能メモリ素子と、 (b) 第2の設定可能メモリ素子と、 (c) 第3の設定可能メモリ素子と、 (d) 第1の投票構造と、 (e) 第2の投票構造と、 (f) 第3の投票構造と、 を具備し、 (g) 各設定可能メモリ素子に同一の論理値が設定され、 (h) 前記第1の設定可能メモリ素子と、前記第2の設定可能メモリ素子と、前記第3の設定可能メモリ素子と、前記第1,第2及び第3の設定可能メモリ素子を設定するために使用される制御信号とにより、前記第1の投票構造と、前記第2の投票構造と、前記第3の投票構造とに対して入力が提供され、 (i) 前記第1の投票構造の出力は、前記第1の設定可能メモリ素子と、前記第2の設定可能メモリ素子と、前記第3の設定可能メモリ素子とが設定された後に前記第1の設定可能メモリ素子に保持される論理値を確定し、 (j) 前記第2の投票構造の出力は、前記第1の設定可能メモリ素子と、前記第2の設定可能メモリ素子と、前記第3の設定可能メモリ素子とが設定された後に前記第2の設定可能メモリ素子に保持される論理値を確定し、 (k) 前記第3の投票構造の出力は、前記第1の設定可能メモリ素子と、前記第2の設定可能メモリ素子と、前記第3の設定可能メモリ素子とが設定された後に前記第3の設定可能メモリ素子に保持される論理値を確定し、 (l) 前記第3の設定可能メモリ素子を通しての伝播遅延は、前記3重冗長ラッチの唯一の伝播遅延である、 ことを特徴とする3重冗長ラッチ。
IPC (1件)：
H03K19/23
FI (1件)：
H03K19/23
Fターム (6件)：
5J042BA16 ,  5J042CA14 ,  5J042CA20 ,  5J042CA27 ,  5J042DA02 ,  5J042DA03
引用特許：
出願人引用 (9件)
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審査官引用 (9件)
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