系切替回路

発明者：
出願人/特許権者：
代理人 (1件)：柿本恭成
公報種別：公開公報
出願番号（国際出願番号）：特願平8-094580
公開番号（公開出願番号）：特開平9-284300
出願日： 1996年04月17日
公開日（公表日）： 1997年10月31日
要約：

【要約】【課題】 ATM網の2重化構成の伝送路における信頼性の高い系状態信号が得られる系切替回路を実現する。【解決手段】 0系ATMセルはパリティビット信号S21と共にRAM23に書き込まれる。1系ATMセルは反転パリティビット信号S24と共にRAM25に書き込まれる。RAM23の読み出しデータS23及びRAM25の読み出しデータS25は、位相比較制御回路29によって位相が揃えられてセレクタ28に入力される。データS23,S25は系切替制御信号Scの論理によって切り替わるが、この時、セレクタ28の出力データS28のうちのパリティビット以外の出力データS28aは0系及び1系とも同じなので、セレクタ28が切り替わっても瞬断しない。パリティビットを含んだ出力データS28のパリティチェック結果S34は系の切り替わった前後で異なり、系状態信号になる。

請求項（抜粋）：

第1の伝送路を介して順次入力される第1の系統のATMセルと、第2の伝送路を介して順次入力される該第1の系統のATMセルと同一内容の第2の系統のATMセルとを、それぞれパラレルに入力し、該第1の系統のATMセルと該第2の系統のATMセルの位相を揃えた後にそれらのいずれか一方を選択して出力し、かつ該第1の系統のATMセル又は該第2の系統のATMセルのいずれを出力しているかを表す系状態信号を出力する系切替回路において、前記第1の系統のATMセルを構成するパラレルの入力信号のうちの高レベルの入力信号の数の奇偶検査を行い、その検査結果に基づいて第1のパリティビット信号を生成する第1のパリティジェネレータと、前記第2の系統のATMセルを構成するパラレルの入力信号のうちの高レベルの入力信号の数の奇偶検査を行い、その検査結果に基づいて第2のパリティビット信号を生成する第2のパリティジェネレータと、前記第2のパリティビット信号の論理を反転して反転パリティビット信号を生成するインバータと、前記第1の系統のATMセル及び前記第1のパリティビット信号をパラレルに順次入力して記憶する第1の記憶手段と前記第2の系統のATMセル及び前記反転パリティビット信号をパラレルに順次入力して記憶する第2の記憶手段とを有し、該第1の記憶手段に記憶された該第1の系統のATMセルを構成する各データと該第2の記憶手段に記憶された該第2の系統のATMセルを構成する各データとを比較し、それらのリードデータが等しくなるようにリードアドレスを調整することにより、該第1の記憶手段からパラレルに読み出す第1の系統のATMセル及び第1のパリティビット信号と該第2の記憶手段からパラレルに読み出す第2の系統のATMセル及び第2のパリティビット信号の位相を揃える位相調整手段と、前記位相が揃った前記第1の系統のATMセル及び前記第1のパリティビット信号、又は前記第2の系統のATMセル及び前記反転パリティビット信号を外部からの系切替制御信号に基づいて選択して出力する選択手段と、前記選択手段のパラレルの出力信号のうちの高レベルの信号の数の奇偶検査を行い、その検査結果を前記系状態信号として出力するパリティチェッカとを、備えたことを特徴とする系切替回路。

IPC (3件)：

H04L 12/28 , H04L 1/22 , H04Q 3/00

FI (4件)：

H04L 11/20 D , H04L 1/22 , H04Q 3/00 , H04L 11/20 C

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