データ処理装置

発明者： ,
出願人/特許権者：
代理人 (1件)：野河信太郎
公報種別：公開公報
出願番号（国際出願番号）：特願2001-055092
公開番号（公開出願番号）：特開2002-259324
出願日： 2001年02月28日
公開日（公表日）： 2002年09月13日
要約：

【要約】【課題】 DMA方式のデータ受信において、CPUによる受信データの割り込み処理の頻度を少なくし、他のデータ処理への影響度を少なくする。【解決手段】循環的にデータの書き込み及び読み出しを行うためのリングバッファと、周辺装置からデータを受信しその受信データをリングバッファに直接書き込むDMA制御部と、予め備えた内部メモリに記憶された制御プログラムに基づいてデータを処理するCPUと、リングバッファに書き込まれる受信データのバイト数を設定する設定部と、設定されたバイト数の受信データがリングバッファに書き込まれたとき、CPUに対し受信データの割り込み処理を指示するための割り込み信号を生成する割り込み信号生成部とを備え、前記CPUは、割り込み信号を受けたとき、通常処理中のデータを予め備えた内部メモリに一時待機させ、リングバッファに書き込まれた全受信データを順次読み出して割り込み処理するよう構成される。

請求項（抜粋）：

循環的にデータの書き込み及び読み出しを行うためのリングバッファと、周辺装置からデータを受信しその受信データをリングバッファに直接書き込むDMA制御部と、予め備えた内部メモリに記憶された制御プログラムに基づいてデータを処理するCPUと、リングバッファに書き込まれる受信データのバイト数を設定する設定部と、設定されたバイト数の受信データがリングバッファに書き込まれたとき、CPUに対し受信データの割り込み処理を指示するための割り込み信号を生成する割り込み信号生成部とを備え、前記CPUは、割り込み信号を受けたとき、通常処理中のデータを予め備えた内部メモリに一時待機させ、リングバッファに書き込まれた全受信データを順次読み出して割り込み処理することを特徴とするデータ処理装置。

IPC (3件)：

G06F 13/28 310 , G06F 9/46 310 , G06F 13/38 310

FI (3件)：

G06F 13/28 310 J , G06F 9/46 310 F , G06F 13/38 310 D

Fターム (16件)：

5B061BA02 , 5B061BA03 , 5B061CC09 , 5B061DD09 , 5B061DD11 , 5B077AA17 , 5B077AA23 , 5B077BA02 , 5B077DD04 , 5B077DD18 , 5B077GG36 , 5B098AA03 , 5B098BA01 , 5B098BB01 , 5B098FF02 , 5B098FF04

引用特許：

審査官引用 (4件)

特開昭60-178570
高速I/Oコントローラにおける割り込み処理方法
公報種別：公開公報出願番号：特願平10-000535 出願人：ディジタルイクイプメントコーポレイション
特開昭60-178570

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