特許

J-GLOBAL ID：200903099144686294

ダイナミック型半導体記憶装置

発明者： 成竹 功夫
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 若林 忠 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-256625
公開番号（公開出願番号）：特開平11-096771
出願日： 1997年09月22日
公開日（公表日）： 1999年04月09日
要約：

【要約】【課題】 4つの電圧レベルを正確に作り、メモリセルに書き込むことが可能な、多値のダイナミック型半導体記憶装置を提供する。【解決手段】 選択されたメモリセル1から副ビット線/SBL,SBLに読み出された差電位が主ビット線GBL,/GBLに伝達され、主センスアンプ21により増幅され、上位ビットの読み出しが行われると同時に、キャパシタ10,11を通して、主ビット線GBL,/GBLのデータが副ビット線SBL,/SBLにフィードバックされる。その後、再度、副ビット線/SBL,SBLから主ビット線GBL,/GBLへの読み出し動作を行うことにより、下位ビットの読み出しを行うことができる。副ビット線のトランスファゲート17,18のそれぞれの側に別々の電圧を書き込み、その後に、このトランスファゲート17,18を活性化させて、電荷の配分によって4つの電圧状態をつくり、メモリセル1に4つの状態を書き込む。

請求項（抜粋）：

階層化され、相補型の、第1のビット線および第2のビット線と、前記第1のビット線に接続されてなる第1のセンスアンプと、前記第1のビット線に1または複数接続され、それぞれに前記第2ビット線が接続されてなる第2のセンスアンプと、前記第2のビット線の間に設けられ、前記第2のビット線を2つに切り離すトランスファゲートと、前記第2のビット線の前記トランスファゲートのそれぞれの側に設けられた1または複数のダミーセルと、前記第2のビット線の前記トランスファゲートのそれぞれの側に別々の電圧を書き込み、その後に、前記トランスファゲートを活性化させて、電荷の配分によって4つの電圧状態を作り、メモリセルに4つの状態を書き込む制御手段を有するダイミック型半導体記憶装置。