特許

J-GLOBAL ID：200903099157666640

半導体装置の製造方法

発明者： 市川 雅章 ,  泉 潔
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平8-018681
公開番号（公開出願番号）：特開平9-213697
出願日： 1996年02月05日
公開日（公表日）： 1997年08月15日
要約：

【要約】【課題】 フォトリソグラフィ及びエッチング技術の進歩に依存しないで配線膜厚,すなわち配線抵抗あるいは層間容量を自由に選択できるようにする。【解決手段】 1)基板上に形成された配線を覆って絶縁膜を形成し,該配線に沿って該絶縁膜に溝を形成して該配線を露出させ,該溝に導電材を充填する工程を有する,2)前記絶縁膜の下に,該絶縁膜のエッチャントに対して該絶縁膜よりもエッチングレートの小さい絶縁膜を形成する工程を有する,3)基板上に形成された配線を覆って第1の絶縁膜を形成し,配線上の第1の絶縁膜に第1のコンタクトホールを形成して配線を露出させ,第1のコンタクトホール内に第1の導電材を充填し,基板上に第2の絶縁膜を形成し,第1のコンタクトホール上の第2の絶縁膜に第2のコンタクトホールを形成して第1の導電材を露出させ,第2のコンタクトホール内に第2の導電材を充填する工程を有する。

請求項（抜粋）：

基板上に形成された配線を覆って絶縁膜を形成し,該配線に沿って該絶縁膜に溝を形成して該配線を露出させ,該溝に導電材を充填する工程を有することを特徴とする半導体装置の製造方法。