特許

J-GLOBAL ID：200903099175569270

半導体記憶装置

発明者： 竹中 博幸
出願人/特許権者： 東芝マイクロエレクトロニクス株式会社 ,  株式会社東芝
代理人 (1件)： 則近 憲佑
公報種別：公開公報
出願番号（国際出願番号）：特願平6-312990
公開番号（公開出願番号）：特開平8-172169
出願日： 1994年12月16日
公開日（公表日）： 1996年07月02日
要約：

【要約】【構成】 本発明のダイナミック型半導体記憶装置は、平行して配設された、第1、第2、第3及び第4のビット線対を含むセルアレイと、セルアレイの一端側に隣接して配置され、第1のビット線対及び第2のビット線対にそれぞれ接続された第1及び第2のセンスアンプ回路と、セルアレイの他端側に隣接して配置され、第3のビット線対及び第4のビット線対にそれぞれ接続された第3及び第4のセンスアンプ回路とを具備し、第1及び第2のビット線対の他端側並びに第3及び第4のビット線対の一端側に形成される領域にて第1の信号線と第2の信号線との接続がなされている。【効果】 本発明のダイナミック型半導体記憶装置は最充填構造のビット線配置を崩さず、イコライズ信号線等の低抵抗化を図ることができる。

請求項（抜粋）：

順に平行して配設され、ダイナミック型メモリがそれぞれ接続された、第1、第2、第3及び第4のビット線対を含むセルアレイと、前記セルアレイの一端側に隣接して配置され、それぞれビット線イコライズ回路を含み、前記第1のビット線対及び前記第2のビット線対にそれぞれ接続された第1及び第2のセンスアンプ回路と、前記セルアレイの他端側に隣接して配置され、それぞれビット線イコライズ回路を含み、前記第3のビット線対及び前記第4のビット線対にそれぞれ接続された第3及び第4のセンスアンプ回路とを具備し、前記第1及び前記第2のビット線対の前記他端側並びに前記第3及び前記第4のビット線対の前記一端側に形成される領域にて第1の信号線と第2の信号線との接続がなされることを特徴とする半導体記憶装置。

IPC (3件)：

H01L 27/108 ,  H01L 21/8242 ,  G11C 11/409

FI (4件)：

H01L 27/10 681 E ,  G11C 11/34 353 Z ,  H01L 27/10 681 G ,  H01L 27/10 681 B

引用特許：

審査官引用 (3件)

• ダイナミック型半導体記憶装置
  公報種別：公開公報   出願番号：特願平3-356766   出願人：株式会社東芝
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平4-008895   出願人：日本電気アイシーマイコンシステム株式会社
• 半導体記憶回路
  公報種別：公開公報   出願番号：特願平5-191542   出願人：日本電気アイシーマイコンシステム株式会社