特許

J-GLOBAL ID：200903099178287755

半導体装置の製造方法

発明者： 内山 朋幸
出願人/特許権者： 新日本製鐵株式会社
代理人 (1件)： 國分 孝悦
公報種別：公開公報
出願番号（国際出願番号）：特願平7-229705
公開番号（公開出願番号）：特開平9-055431
出願日： 1995年08月15日
公開日（公表日）： 1997年02月25日
要約：

【要約】【課題】 配線間容量に起因する信号遅延を抑制する。【解決手段】 配線となるアルミニウム膜3上にシリコン酸化膜4を形成してからパターニングを行って、アルミニウム膜3を配線形状に加工するとともに、アルミニウム膜3間に高アスペクト比の溝部を形成する。しかる後、溝部が埋め込まれずかつこの溝部の上部が塞がれるようにスパッタリング法でシリコン酸化膜6を形成することにより、配線間に空洞Aを形成する。【効果】 配線間容量が低下し高速化に寄与できる。

請求項（抜粋）：

半導体基板上全面に導体層を形成する第1の工程と、前記導体層上全面に第1の絶縁膜を形成する第2の工程と、前記第1の絶縁膜及び前記導電層を選択的にエッチングすることにより、前記導電層からなる複数の配線層を形成する第3の工程と、前記複数の配線層間の溝部が埋め込まれず且つ前記溝部がその上部において塞がれるように、スパッタ法又はCVD法により第2の絶縁膜を形成する第4の工程とを具備することを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 21/768 ,  H01L 21/316

FI (3件)：

H01L 21/90 V ,  H01L 21/316 Y ,  H01L 21/90 N