特許

J-GLOBAL ID：200903099182553680

キャッシュメモリシステム及びデータプロセッサ

発明者： 中原 茂
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願平6-021970
公開番号（公開出願番号）：特開平7-210463
出願日： 1994年01月21日
公開日（公表日）： 1995年08月11日
要約：

【要約】【目的】 ストア命令実行に際しての1次キャッシュミス時に対する上位階層メモリからの余計なブロック転送動作を省いてシステム性能を向上する。【構成】 同一エントリ内の全データアクセスの操作を引き起こす連続ストア命令をブロック転送抑止判定部14で検出し、その検出結果をメモリ制御部12に与え、1次キャッシュミス時に当該メモリ制御部が上位階層のセカンドキャッシュメモリ2からデータキャッシュメモリ5などの下位階層メモリへエントリをブロック転送しようとする動作を禁止させる。

請求項（抜粋）：

上位側メモリと、上記上位側メモリが保有するデータをキャッシュデータとして当該複数のキャッシュデータを含んで成る単一のエントリを複数エントリ保有するための下位側メモリと、書込みを伴う命令実行における下位側メモリのキャッシュミスに応じて、当該キャッシュミスのキャッシュデータを含むエントリを上位側メモリから下位側メモリにデータ転送可能なメモリ制御部と、上記データ転送を行うか否かの判別を上記書込みを伴う命令のコード情報に基づいて判定する判定部であって、単一のエントリに含まれる全てのキャッシュデータが連続的に書換えられる操作に対してはメモリ制御部に上記データ転送を禁止させ、そうでない場合にはメモリ制御部に上記データ転送を許容する判定部と、を備えて成るものであることを特徴とするキャッシュメモリシステム。