特許

J-GLOBAL ID：200903099196571576

半導体装置及びその製造方法及び半導体基板

発明者： 親松 尚人
出願人/特許権者： 株式会社東芝
代理人 (1件)： 竹村 壽
公報種別：公開公報
出願番号（国際出願番号）：特願平9-011937
公開番号（公開出願番号）：特開平10-200109
出願日： 1997年01月07日
公開日（公表日）： 1998年07月31日
要約：

【要約】【課題】 ゲートの局所的な被覆率の差を低減し、プロセス中の光の近接効果、ローディング効果を緩和し、ゲートの寸法変動を改善してバラツキの少ないゲートを形成して特性のバラツキが改善された半導体装置を提供する。【解決手段】 MOSFETのゲート形成時にゲート以外の領域に、このゲートと分離されたレジストパターンをリソグラフィプロセスにて形成し、ゲート形成時に同時にダミーゲートパターンを形成する。これにより各ゲート周辺のパターン密度を均一にし、リソグラフィ工程での近接効果、リソグラフィ工程の現像、エッチング工程でのローディング効果等によるゲート寸法のバラツキを低減し、ゲート寸法精度の制御性を改善し、より高性能な半導体装置ができる。またポケット領域はゲート近傍のみに形成され、それ以外のソース/ドレイン領域下には形成されないので接合容量の増大しない高性能なデバイス構造が実現できる。

請求項（抜粋）：

複数の素子領域と、素子領域間に形成された素子分離領域と、前記素子領域上に形成されたゲート電極パターンと、前記素子領域又は素子分離領域上に形成され、少なくとも一部は前記ゲート電極パターンに隣接して形成されているダミーゲートパターンとを備え、前記ゲート電極パターンと前記ダミーゲートパターンとは、実質的に平行に所定間隔をおいて配置されていることを特徴とする半導体基板。

IPC (4件)：

H01L 29/78 ,  H01L 21/336 ,  H01L 21/8234 ,  H01L 27/088

FI (2件)：

H01L 29/78 301 Y ,  H01L 27/08 102 C

引用特許：

審査官引用 (2件)

• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平7-324749   出願人：松下電器産業株式会社
• 特開昭63-312678