特許
J-GLOBAL ID：200903099226645057
フレーム同期回路
発明者：
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出願人/特許権者：
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代理人 (1件)：
小林 隆夫
公報種別：公開公報
出願番号（国際出願番号）：特願平4-177523
公開番号（公開出願番号）：特開平5-344113
出願日： 1992年06月11日
公開日（公表日）： 1993年12月24日
要約：
【要約】 (修正有)【目的】 フレーム同期回路の小型化、低消費電力化を図る。【構成】 受信データの直並列変換回路31、同期パターンを記憶する同期パターン指定レジスタ32、この出力同期パターンのn分割同期パターンが入力される並直列変換器33-1〜33-n、直並列変換器31のn分割並列受信データが入力される並直列変換器34-1〜34-n、並直列変換器33-1〜33-nの出力ビットと並直列変換器34-1〜34-nの出力ビットとをそれぞれ対応して比較する複数ビット比較回路35、および、その比較結果の一致/不一致のビット数に基づいて同期パターン検出の有無を判定する同期パターン検出回路36を備える。
請求項（抜粋）：
受信データを直並列変換する直並列変換回路(31)、同期パターンを記憶する同期パターン指定レジスタ(32)、該同期パターン指定レジスタから出力される同期パターンをn分割した分割同期パターンがそれぞれ入力されるn個の同期パターン用並直列変換器(33-1〜33-n)、該直並列変換器の並列出力をn分割した分割並列受信データがそれぞれ入力されるn個の受信データ用並直列変換器(34-1〜34-n)、該n個の同期パターン用並直列変換器の出力ビットと該n個の受信データ用並直列変換器の出力ビットとをそれぞれ対応する同期パターン用並直列変換器と受信データ用並直列変換器同士で比較する複数ビット比較回路(35)、および、該複数ビット比較回路の比較結果の一致/不一致のビット数に基づいて同期パターン検出の有無を判定する同期パターン検出回路(36)を備えたフレーム同期回路。
IPC (2件)：
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