特許

J-GLOBAL ID：200903099239753096

集積回路キャパシタ及びメモリ

発明者： グオキアン シン ,  スコット アール.サマーフェルト ,  ラジェシュ クハマンカル ,  グレン エイ.セルニイ ,  マーク アール.ビソケイ ,  ルイジ コロンボ ,  マーク エイ.クレスリイ
出願人/特許権者： テキサス インスツルメンツ インコーポレイテツド
代理人 (1件)： 浅村 皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-184477
公開番号（公開出願番号）：特開平11-074488
出願日： 1998年06月30日
公開日（公表日）： 1999年03月16日
要約：

【要約】【課題】 隣接材料に対する電極の接着の促進。【解決手段】 キャパシタのための電極構造体。この電極構造体は、酸化障壁体208を含むコンタクト・プラグと、導電性接着促進部210と酸化抵抗部204とを含む底部電極とを含み、接着促進部はコンタクト・プラグの酸化障壁体と接触する。更なる実施例において、酸化障壁体及び接着促進部はTi-Al-Nを含む。

請求項（抜粋）：

メモリセルを含むメモリ回路であって、(a)第1の表面に導電性接着促進層を有する底部電極と、前記底部電極の第2の表面と接触する蓄積層と、前記蓄積層と接触する頂部電極とを有するキャパシタと、(b)第1及び第2の端子とワード線制御端子とを含むトランジスタと、(c)前記第1のトランジスタ端子に結合されるビット線と、を含み、前記底部電極は、前記接着促進層に隣接する障壁体を含むプラグによって前記第2のトランジスタ端子に結合され、前記障壁体は前記接着促進層より厚いメモリ回路。

IPC (2件)：

H01L 27/108 ,  H01L 21/8242

FI (3件)：

H01L 27/10 621 B ,  H01L 27/10 621 C ,  H01L 27/10 651