特許

J-GLOBAL ID：200903099244454820

半導体装置の製造方法

発明者： 宮田 幸児
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願2000-201742
公開番号（公開出願番号）：特開2002-026122
出願日： 2000年07月04日
公開日（公表日）： 2002年01月25日
要約：

【要約】【課題】 2層のハードマスクを用いて配線溝と接続孔とを形成する際に、上層ハードマスクを用いて下層ハードマスクに配線溝パターンをエッチング形成するときに生じる配線溝パターンの拡大現象を抑制し、高精度で信頼性の高い配線溝加工を実現して、溝配線の短絡不良を無くす。【解決手段】 複数層のマスク層を用いて、第1の絶縁膜12に接続孔21を形成するとともに、第2の絶縁膜13に配線溝22を形成する半導体装置の製造方法であって、複数層のマスク層は、第2の絶縁膜13上に第1の絶縁膜12と同質の材料で第1のマスク層14を形成し、その上に第2のマスク層15を形成した後第2のマスク層15に配線溝パターン16を形成し、さらにその上に第3のマスク層31を第1のマスク層14と同質の材料で形成した後、第3のマスク層31と第1のマスク層14とに接続孔パターン19を連通して、形成される。

請求項（抜粋）：

接続孔が形成される第1の絶縁膜と、前記接続孔に通じる配線溝が形成される第2の絶縁膜とを積層形成する工程と、前記第2の絶縁膜上に複数層のマスク層を形成する工程と、前記複数層のマスク層を用いて、前記第1の絶縁膜に接続孔を形成するとともに、前記第2の絶縁膜に配線溝を形成する工程とを備えた半導体装置の製造方法であって、前記複数層のマスク層を形成する工程は、前記第2の絶縁膜上に接続孔パターンが形成される第1のマスク層を前記第1の絶縁膜と同質の材料で形成する工程と、前記第1のマスク層上に第2のマスク層を形成した後前記第2のマスク層に配線溝パターンを形成する工程と、前記配線溝パターン内を含む前記第2のマスク層上に第3のマスク層を前記第1のマスク層と同質の材料で形成する工程と、前記第3のマスク層と前記第1のマスク層とを連通した接続孔パターンを形成する工程とを備えたことを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 21/768 ,  H01L 21/3065

FI (2件)：

H01L 21/90 A ,  H01L 21/302 J

Fターム (53件)：

5F004BA13 ,  5F004BA14 ,  5F004DA00 ,  5F004DA16 ,  5F004DA23 ,  5F004DA26 ,  5F004DB03 ,  5F004DB07 ,  5F004DB23 ,  5F004DB26 ,  5F004EA06 ,  5F004EA07 ,  5F004EA22 ,  5F004EA23 ,  5F004EB01 ,  5F004EB03 ,  5F033HH11 ,  5F033HH34 ,  5F033JJ01 ,  5F033JJ11 ,  5F033JJ34 ,  5F033KK11 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033PP04 ,  5F033PP06 ,  5F033PP27 ,  5F033PP28 ,  5F033PP33 ,  5F033QQ04 ,  5F033QQ09 ,  5F033QQ16 ,  5F033QQ25 ,  5F033QQ28 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR04 ,  5F033RR06 ,  5F033RR09 ,  5F033RR11 ,  5F033RR14 ,  5F033RR15 ,  5F033RR21 ,  5F033SS07 ,  5F033SS11 ,  5F033SS15 ,  5F033SS22 ,  5F033TT04 ,  5F033XX01 ,  5F033XX24