特許
J-GLOBAL ID：200903099245097869
不揮発性半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平9-361464
公開番号（公開出願番号）：特開平11-195300
出願日： 1997年12月26日
公開日（公表日）： 1999年07月21日
要約：
【要約】【課題】チップ面積の増大を招くことなく、ビット線容量が増大しても高速な読み出しを実現することができる不揮発性半導体記憶装置を提供する。【解決手段】ビット線BL1〜BLm,BLm+1〜BL2mの中央にNMOSトランジスタT1〜Tm,Tm+1〜T2mを接続して、NMOSトランジスタT1〜Tmのゲート電極を共通の制御線CTL1に接続し、NMOSトランジスタTm+1〜T2mを共通の制御線CTL2に接続してビット線を半分に分割できるようにし、かつ読み出し時におけるページ内のアドレスは、コントローラ23の制御によりNMOSトランジスタT1〜TmまたはNMOSトランジスタTm+1〜T2mで約半分に制御されセンスアンプSA1〜SAm,SAm+1〜SA2mが接続されたビット線に接続されているストリング側を下位アドレス側とするように構成する。
請求項（抜粋）：
メモリセルが少なくとも2行2列のマトリクス状に配置され、同一列のメモリセルが同一のビット線に接続され、同一行のメモリセルが同一のワード線に接続されたメモリアレイ領域と、各ビット線に対応して当該メモリアレイ領域を挟んで配置され、読み出し時に接続されたビットを容量と見なしてセル電流によるビット線電圧を変化を検出するセンスアンプとを備えた不揮発性半導体記憶であって、上記各ビット線のメモリセルの接続点間に設けられ、制御信号により導通状態が制御されるスイッチ手段と、読み出し時に、接続された上記センスアンプの上記メモリアレイ領域に対する配置位置が同一の複数のビット線群のいずれか一つの上記スイッチ手段を非導通状態に保持する制御手段とを有する不揮発性半導体記憶装置。
IPC (2件)：
FI (2件)：
G11C 17/00 634 A
, G11C 17/00 622 E
