特許
J-GLOBAL ID：200903099288512169
配線レイアウト設計のためのエディタ
発明者：
出願人/特許権者：
代理人 (1件)：
井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平3-338869
公開番号（公開出願番号）：特開平5-174099
出願日： 1991年12月20日
公開日（公表日）： 1993年07月13日
要約：
【要約】【目的】半導体集積回路の配線レイアウトのエディタに関し、ルール上のエラー発生の防止を目的とする。【構成】既存の図形データを記憶する図形データ記憶手段と、既存の図形データの図形に合わせて配線のレイアウトデータを入力するためのデータ入力手段と、データ入力手段によって新たに入力された配線のレイアウトデータを一時的に記憶する一時記憶手段と、配線のレイアウトデータの検証のための基準ルールが格納されたルールデータを出力するルールデータ出力手段と、一時記憶手段に記憶された配線のレイアウトデータと既存の図形データとの整合性を基準ルールを介して検証するレイアウト検証手段と、一時記憶手段に記憶された配線のレイアウトを前記検証の結果に従って既存の図形データに組み込むデータ組込み手段とを備えるように構成する。
請求項（抜粋）：
少なくとも図形データを含む既存の設計データ(b)を入力する設計データ入力手段(7)と、少なくとも前記既存の設計データ(b)を含む既に確定されたレイアウトデータ(d)を記憶するレイアウトデータ記憶手段(3)と、前記既に確定されたレイアウトデータ(d)の情報に合わせて配線データ(a)を入力するための配線データ入力手段(1)と、前記配線データ入力手段(1)によって新たに入力された配線データ(a)を一時的に記憶するデータ一時記憶手段(2)と、前記配線データ(a)の検証のための基準ルールが格納されたルールデータ(c)を入力するルールデータ入力手段(4)と、前記データ一時記憶手段(2)に記憶された前記配線データ(a)と、前記既に確定されたレイアウトデータ(d)との整合性を前記基準ルール(c)を介して検証するレイアウト検証手段(5)と、前記検証の結果整合性有りと判定された場合に、前記データ一時記憶手段(2)に記憶された前記配線データ(a)を、前記レイアウトデータ記憶手段に記憶された前記既に確定されたレイアウトデータ(d)に組み込んで、新たに前記既に確定されたレイアウトデータ(d)とする配線データ組込み手段(6)と、前記既に確定されたレイアウトデータ(d)を出力するレイアウトデータ出力手段(8)とを備えることを特徴とする配線レイアウト設計のためのエディタ。
IPC (3件)：
G06F 15/60 370
, H01L 21/60 301
, H01L 21/82
