特許
J-GLOBAL ID：200903099312422281
半導体装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
宮田 金雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-123403
公開番号（公開出願番号）：特開平9-306992
出願日： 1996年05月17日
公開日（公表日）： 1997年11月28日
要約：
【要約】【課題】 多層配線を有する半導体装置において、上下配線層間を接続するヴィアホールにおけるコンタクト抵抗を低くする。【解決手段】 第1のヴィアホール3内部に延在するテーパー部12を第1の配線層11に形成する。そして第2の絶縁膜5を貫通して第1の絶縁膜2内部に達する第2のヴィアホール16を形成し、これを第2の配線層13で埋め込む。
請求項（抜粋）：
基板上に形成された第1の絶縁膜と、この第1の絶縁膜上に形成され、上記第1の絶縁膜に形成された第1のヴィアホールを埋め込む第1の配線層と、この第1の配線層上に形成された第2の絶縁膜と、この第2の絶縁膜上に形成され、上記第1のヴィアホール上で上記第2の絶縁膜に形成された第2のヴィアホールを埋め込む第2の配線層とを備えた半導体装置において、上記第1の配線層が上記第1の絶縁膜上から上記第1のヴィアホール内部に延在するテーパー部を有するとともに、上記第2のヴィアホールが上記第2の絶縁膜を貫通して上記第1の絶縁膜内部に達するように形成され、上記第2の配線層が上記テーパー部で上記第1の配線層と電気的に接続されたことを特徴とする半導体装置。
IPC (2件)：
H01L 21/768
, H01L 21/3205
H01L 21/90 B
, H01L 21/88 F
