特許

J-GLOBAL ID：200903099315977845

半導体集積回路装置の製造方法および半導体集積回路装置

発明者： 鈴木 敬史
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平9-244150
公開番号（公開出願番号）：特開平11-087655
出願日： 1997年09月09日
公開日（公表日）： 1999年03月30日
要約：

【要約】【課題】 半導体集積回路装置の各種パターンの寸法や各種パターン間隔の寸法を縮小する。【解決手段】 層間絶縁膜1上に複数の配線2aを被覆する層間絶縁膜3dをバイアススパッタリング法で形成する。この層間絶縁膜3dにおいて配線2aの直上に凸部3d1 が残るようにする。その後、その層間絶縁膜3d上に窒化シリコンからなる被覆絶縁膜4を形成する。続いて、その被覆絶縁膜4上に層間絶縁膜5を形成した後、その上面に形成されたフォトレジストパターン6aをマスクとしてエッチング処理を施す。この際、接続孔7aから露出する被覆絶縁膜4の凸状部分がエッチングに対して脆いことを利用して、その被覆絶縁膜4の凸状部分を除去し、さらにその下層の層間絶縁膜3dを除去して配線2aの上面が露出する接続孔7bを自己整合的に穿孔する。

請求項（抜粋）：

半導体基板に所定の集積回路素子を設けてなる半導体集積回路装置の製造方法であって、(a)前記半導体基板に所定の集積回路素子を形成する工程と、(b)前記半導体基板上に、上面において少なくとも接続孔形成領域に凹部または凸部が形成された第1層間絶縁膜を形成する工程と、(c)前記第1層間絶縁膜上に、その第1層間絶縁膜に対してエッチング選択比を大きくとれる材料からなる被覆膜を形成する工程と、(d)前記被覆膜上に、前記第1層間絶縁膜に対するエッチング選択比は小さく、かつ、前記被覆膜に対するエッチング選択比は大きくとれる材料からなる第2層間絶縁膜を形成する工程と、(e)前記第2層間絶縁膜上に、前記接続孔形成領域が露出するようなマスクパターンを形成した後、そのマスクパターンをエッチングマスクとして、前記第1層間絶縁膜および第2層間絶縁膜と前記被覆膜とのエッチング選択比を大きくした状態でのエッチング処理を施すことにより、前記被覆膜において前記凹部または凸部の被覆領域ではエッチング除去され易いことを利用して、前記被覆膜および前記第1層間絶縁膜に接続孔を自己整合的に穿孔する工程とを有することを特徴とする半導体集積回路装置の製造方法。

IPC (9件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/768 ,  H01L 21/8244 ,  H01L 27/11 ,  H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (6件)：

H01L 27/10 681 B ,  H01L 21/90 B ,  H01L 27/10 381 ,  H01L 27/10 434 ,  H01L 27/10 621 A ,  H01L 29/78 371