特許

J-GLOBAL ID：200903099331072763

半導体装置およびその製造方法

発明者： 蓮沼 英司
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 青山 葆 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-386979
公開番号（公開出願番号）：特開2002-190589
出願日： 2000年12月20日
公開日（公表日）： 2002年07月05日
要約：

【要約】【課題】 ダミーのゲート電極を適宜配置することで、ゲート電極の配置間隔の粗密の差を調整することによりサイドウォールスペーサの幅を制御し、トランジスタ特性を調整可能とする。【解決手段】 所望のゲート電極(A)、ダミーのゲート電極(B、C)について、RIE法等のドライエッチングを用いて、各ゲート電極(A、B、C)のサイドウォールスペーサ(3a、3b、3c)を形成し、ゲート電極の配置間隔を調整することにより、サイドウォールスペーサ形成時におけるエッチング特性により、サイドウォール幅を制御して、所望のトランジスタ特性を得る。

請求項（抜粋）：

サイドウォールスペーサが形成されたトランジスタを有する半導体装置であって、所望のゲート電極に関してゲート電極間の配置間隔の差を調整する手段を備えることにより、上記トランジスタの実効チャンネル長は一定で、上記サイドウォールスペーサの幅を制御し、上記トランジスタの特性を調整することを特徴とする半導体装置。

IPC (5件)：

H01L 29/78 ,  H01L 21/336 ,  H01L 21/28 ,  H01L 21/8234 ,  H01L 27/088

FI (5件)：

H01L 21/28 F ,  H01L 29/78 301 L ,  H01L 27/08 102 C ,  H01L 27/08 102 B ,  H01L 29/78 301 G

Fターム (50件)：

4M104AA01 ,  4M104BB01 ,  4M104BB02 ,  4M104BB18 ,  4M104BB25 ,  4M104BB28 ,  4M104BB40 ,  4M104CC05 ,  4M104DD03 ,  4M104DD04 ,  4M104DD08 ,  4M104DD16 ,  4M104EE09 ,  4M104FF01 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH20 ,  5F040DA00 ,  5F040DA17 ,  5F040DB01 ,  5F040DB03 ,  5F040EC01 ,  5F040EC05 ,  5F040EC07 ,  5F040EC08 ,  5F040EC09 ,  5F040EC10 ,  5F040EF18 ,  5F040EK01 ,  5F040EK05 ,  5F040FA05 ,  5F040FB02 ,  5F040FB04 ,  5F040FC11 ,  5F040FC21 ,  5F040FC22 ,  5F048AA07 ,  5F048AC01 ,  5F048BA01 ,  5F048BB01 ,  5F048BB02 ,  5F048BB06 ,  5F048BB08 ,  5F048BB09 ,  5F048BB12 ,  5F048BC03 ,  5F048BC06 ,  5F048BG14 ,  5F048DA25