特許

J-GLOBAL ID：200903099340415282

メモリアクセス制御装置

発明者： 大道 隆広
出願人/特許権者： シャープ株式会社
代理人 (1件)： 藤本 英介
公報種別：公開公報
出願番号（国際出願番号）：特願2001-119914
公開番号（公開出願番号）：特開2002-312235
出願日： 2001年04月18日
公開日（公表日）： 2002年10月25日
要約：

【要約】【課題】 アクセスサイクル数を低減し、より高速にメモリに対してアクセスすることができるようにする。【解決手段】 セグメント判定回路12において分割された上位アドレスが、例えばデータバッファ1に転送され、ページデータとしてページアドレス格納領域1aに格納される。この場合、データバッファに格納されるページデータは一つである。残りの入力データであるアドレスデータ、プロセッサNo.、及び画素位置情報がデータバッファ1のデータ格納領域1bに格納される。SDRAM制御回路14は、ページデータと、アドレスデータとに基づいてSDRAMに対してページモードアクセスを実行する。すなわち、SDRAMにおいて、入力された一つのページデータを行アドレスとして固定し、データバッファ1に格納されているアドレスデータを列アドレスとして順次データを読み出していく。

請求項（抜粋）：

ページアクセス機能を有するメモリデバイスに対してアクセスを実行するメモリアクセス制御装置において、ページアクセスを行うための一つの行アドレスデータと列アドレスデータをそれぞれ格納する複数のデータ格納手段と、前記データ格納手段のデータ格納順を記憶しておく格納順記憶手段と、該データ格納順に従って前記データ格納手段から行アドレスデータと列アドレスデータを読み出し、前記メモリデバイスに対してページアクセスを実行するアクセス実行手段とを備えたことを特徴とするメモリアクセス制御装置。

IPC (3件)：

G06F 12/02 590 ,  G06F 12/00 560 ,  G06F 12/06 540

FI (3件)：

G06F 12/02 590 B ,  G06F 12/00 560 B ,  G06F 12/06 540 E

Fターム (3件)：

5B060AB19 ,  5B060CB01 ,  5B060HA01