特許

J-GLOBAL ID：200903099355381686

半導体装置とその製造方法

発明者： ユーリ、ポノマレフ
出願人/特許権者： コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ
代理人 (1件)： 吉武 賢次 (外4名)
公報種別：公表公報
出願番号（国際出願番号）：特願2001-564399
公開番号（公開出願番号）：特表2003-526210
出願日： 2001年01月31日
公開日（公表日）： 2003年09月02日
要約：

【要約】【課題】 第1表面2上に電界効果型トランジスタ4と第2表面3上に第2ゲート10を有する半導体本体1を備えた半導体装置を提供する。【解決手段】 半導体本体1内の凹部11内に第2ゲート10が存在する。第2ゲート10と第1表面2上の電界効果型トランジスタ4の第1ゲート8とはは正確に配置される。この半導体装置の製造方法は、まず、第1表面2上に第1ゲート8と第2表面3上にシリコン酸化膜17を有する半導体本体1にイオンを注入する。このイオン注入は第1表面2に実質的に垂直な方向に第1表面2から行われる。イオン注入により、第1ゲート8背後の半導体本体1内に注入領域18を形成し、シリコン酸化膜17内に周辺注入領域19を形成する。ドーパントを用いた酸化により、注入領域18内にシリコン酸化物を形成する。シリコン酸化膜17と領域18内のシリコン酸化物を除去して凹部11を形成する。凹部11を第2ゲート材料20で満たして第2ゲート10を形成する。第2ゲート10によりショート・チャネル効果が抑制される。

請求項（抜粋）：

第1表面と該第1表面と離れて向かい合う第2表面とを有し、ソースとドレインと挟まれたチャネルと前記第1表面上で前記チャネルと対向し前記第1表面に沿う長さを有する第1ゲートとを有する電界効果型トランジスタと、前記第2表面上で前記第1ゲートと対向する第2ゲートとを有するシリコン半導体本体を備えた半導体装置であって、 前記半導体本体は、前記第2表面内にある深さを有し前記第1ゲートの実質的に垂直な突出部と同心な凹部を有し、該凹部内に前記第2ゲートが存在することを特徴とする半導体装置。

IPC (6件)：

H01L 29/786 ,  H01L 21/265 604 ,  H01L 21/336 ,  H01L 29/41 ,  H01L 29/423 ,  H01L 29/49

FI (6件)：

H01L 21/265 604 Z ,  H01L 29/78 617 N ,  H01L 29/78 617 J ,  H01L 29/58 G ,  H01L 29/44 L ,  H01L 29/78 627 D

Fターム (32件)：

4M104AA01 ,  4M104AA09 ,  4M104BB01 ,  4M104BB02 ,  4M104BB04 ,  4M104BB40 ,  4M104CC05 ,  4M104DD26 ,  4M104DD78 ,  4M104DD89 ,  4M104FF01 ,  4M104FF02 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  5F110AA01 ,  5F110AA30 ,  5F110BB04 ,  5F110BB05 ,  5F110DD02 ,  5F110EE01 ,  5F110EE02 ,  5F110EE03 ,  5F110EE09 ,  5F110EE22 ,  5F110EE30 ,  5F110FF29 ,  5F110GG02 ,  5F110GG22 ,  5F110GG25 ,  5F110QQ01 ,  5F110QQ11