特許

J-GLOBAL ID：200903099356657871

半導体メモリ装置

発明者： 須田 敬偉
出願人/特許権者： 日本電気株式会社
代理人 (1件)： ▲柳▼川 信
公報種別：公開公報
出願番号（国際出願番号）：特願平4-319489
公開番号（公開出願番号）：特開平6-150655
出願日： 1992年11月04日
公開日（公表日）： 1994年05月31日
要約：

【要約】【目的】 主ワード線と副ワード線とによる分割ワード線方式のメモリ回路において、上位列アドレスのデコード出力のワード長方向における負荷の増大に起因して生じる、上位列アドレスのセットアップ時間の増大をなくす。【構成】 アドレス変化に応答して先ずプリチャージ指令bにより全てのメモリブロックA,Bの副ワード線用活性化選択線7,10を論理和回路18A,18Bでプリチャージして活性化しておく。次に上位列アドレス2のデコーダ17の出力d,hが確定することにより、ブロック選択された方の出力dを用いて対応選択線7を活性状態に維持し副ワード線4Aを活性化する。ブロック非選択の方の出力hを用いて対応選択線10を非活性化し、メモリブロックBは出力hの反転回路20B,論理和回路19Bを介したプリチャージ信号でプリチャージ回路12Bを活性化しておく。【効果】 上位列アドレスのデコード出力の負荷は、ワード長方向がなくなり、ビット長方向のみとなって軽減され、セットアップ時間が短くなる。

請求項（抜粋）：

マトリックス状に配置された記憶素子群を列方向に分割して配置した複数のメモリブロックと、前記記憶素子に夫々接続されたデータ線対をプリチャージすべく前記メモリブロック対応に設けられたプリチャージ手段と、前記メモリブロックに共通に設けられた主ワード線と、前記メモリブロック対応にかつ前記記憶素子の行毎に設けられた副ワード線と、行アドレスをデコードして前記主ワード線の1つを選択する行アドレスデコーダと、上位列アドレスをデコードして前記メモリブロックの1つを選択するブロック選択信号を生成する列アドレスデコーダと、前記メモリブロック対応に設けられプリチャージ指令信号と前記ブロック選択信号とを入力として少なくとも一方が活性状態のときに活性状態となって対応メモリブロックの前記副ワード線のための活性化選択信号を生成する副ワード線選択信号発生手段と、前記副ワード線対応に設けられ前記活性化選択信号と前記主ワード線とを入力とし両入力が共に活性状態のときに対応副ワード線を活性状態とする副ワード線活性化手段と、前記メモリブロック対応に設けられ前記プリチャージ指令信号と前記ブロック選択信号の反転信号とを入力とし少なくとも一方が活性状態のときに対応プリチャージ手段を活性化する手段とを含むことを特徴とする半導体メモリ装置。

引用特許：

審査官引用 (4件)

• 特開昭58-147885
  
• 特開平1-267894
  
• 特開平1-300496
  
• 特開平2-158995