特許

J-GLOBAL ID：200903099372424046

データ・キャッシュ・ミス予測およびスケジューリング

発明者： デビッド・アーノルド・ルーイック
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレーション
代理人 (4件)： 上野 剛史 ,  太佐 種一 ,  市位 嘉宏 ,  坂口 博
公報種別：公開公報
出願番号（国際出願番号）：特願2007-025520
公開番号（公開出願番号）：特開2007-213578
出願日： 2007年02月05日
公開日（公表日）： 2007年08月23日
要約：

【課題】Dキャッシュ・ミス予測およびスケジューリングのための方法および装置を提供すること。【解決手段】一実施形態では、プロセッサでの命令の実行がスケジューリングされる。プロセッサは、共通発行グループ内の命令を互いに対して遅延式に実行する2つ以上の実行パイプラインを有する少なくとも1つのカスケード式遅延実行パイプライン・ユニットを有することができる。この方法は、命令の発行グループを受け取ること、発行グループ内の第1命令が第1命令の以前の実行中にキャッシュ・ミスとなったかどうかを判定すること、および、そうである場合、カスケード式遅延実行パイプライン・ユニット内の別のパイプラインに対して実行が遅延されるパイプラインで実行するように第1命令をスケジューリングすることを含む。【選択図】図1

請求項（抜粋）：

共通発行グループ内の命令を互いに対して遅延式に実行する2つ以上の実行パイプラインを有する少なくとも1つのカスケード式遅延実行パイプライン・ユニットを有するプロセッサでの命令の実行をスケジューリングする方法であって、 命令の発行グループを受け取るステップと、 前記発行グループ内の第1命令が前記第1命令の以前の実行中にキャッシュ・ミスとなったかどうかを判定するステップと、 そうである場合、前記カスケード式遅延実行パイプライン・ユニット内の1つのパイプラインに対して実行が遅延される別のパイプラインで実行するように前記第1命令をスケジューリングするステップと を含む方法。

IPC (2件)：

G06F 9/38 ,  G06F 12/08

FI (7件)：

G06F9/38 310A ,  G06F12/08 509Z ,  G06F12/08 511B ,  G06F12/08 515Z ,  G06F12/08 573 ,  G06F12/08 543B ,  G06F9/38 370X

Fターム (14件)：

5B005JJ12 ,  5B005LL01 ,  5B005LL11 ,  5B005MM02 ,  5B005MM03 ,  5B005MM05 ,  5B005NN22 ,  5B005NN42 ,  5B005UU32 ,  5B005VV04 ,  5B013AA01 ,  5B013AA05 ,  5B013DD01 ,  5B013DD04