特許

J-GLOBAL ID：200903099433792426

半導体記憶装置及びその製造方法

発明者： 山田 敬 ,  ▲は▼生 真理子
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-193278
公開番号（公開出願番号）：特開平8-064778
出願日： 1994年08月17日
公開日（公表日）： 1996年03月08日
要約：

【要約】【目的】 高集積化においても十分なゲート長を確保することができ、且つソース・ドレインへのコンタクトをゲート電極や素子分離領域に対しセルファライン的に形成することができる高集積化に適した半導体記憶装置を提供すること。【構成】 絶縁膜12上に第1〜第3の半導体層13a,13b,27を積層してなる半導体基板と、この半導体基板に形成された絶縁膜12まで達する素子分離用トレンチと、このトレンチと交差するように形成されたワード線形成用トレンチ23と、このワード線形成用トレンチ23内の側部に形成されたワード線25と、2つのトレンチにより形成された島状半導体領域の上部にキャパシタ絶縁膜28を介して形成されたプレート電極29とを具備し、半導体層13aはソース兼ビット線をなし、半導体層13bはチャネルをなし、半導体層27はMOSトランジスタのドレイン兼キャパシタの蓄積電極をなしている。

請求項（抜粋）：

絶縁膜上の半導体基板に形成された前記絶縁膜まで達する素子分離用トレンチと、このトレンチにより分離されて前記基板の下部で形成されたビット線と、前記トレンチと交差するように形成された前記絶縁膜に達しないワード線形成用トレンチと、このワード線形成用トレンチ内に形成されたワード線と、前記2つのトレンチにより形成された島状半導体領域の上部にそれぞれ形成された蓄積電極と、これらの蓄積電極上にキャパシタ絶縁膜を介して形成されたプレート電極とを具備してなることを特徴とする半導体記憶装置。

IPC (4件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822

FI (4件)：

H01L 27/10 671 A ,  H01L 27/04 C ,  H01L 27/10 621 Z ,  H01L 27/10 671 C