特許
J-GLOBAL ID：200903099450732763
半導体素子用基板の製造方法および半導体素子用基板ならびに半導体素子
発明者：
,
,
出願人/特許権者：
代理人 (2件)：
柳田 征史
, 佐久間 剛
公報種別：公開公報
出願番号（国際出願番号）：特願2002-211979
公開番号（公開出願番号）：特開2004-055864
出願日： 2002年07月22日
公開日（公表日）： 2004年02月19日
要約：
【課題】半導体素子用基板において、広範囲にわたって低欠陥な領域を得る。【解決手段】(0001)面サファイア基板11上に、20nm程度の膜厚のGaNバッファ層12、2μm程度のGaN層13を結晶成長させ、GaN層13に深さ1.0μm、1.0〜2.5μm径の穴13aを形成する。次に、厚さ0.5μm程度のSiO2膜15を成膜し、微細な穴以外部分(13b)上のSiO2膜15をエッチングし、表面が平坦になるまでGaN層18を再成長する。次に、GaN層18に深さ1.0μm、1.0〜2.5μm径の穴18aを形成する。次に、厚さ0.5μm程度のSiO2膜19を成膜し、微細な穴以外の部分(18b)上のSiO2膜19をエッチングする。その後、表面が平坦になるまでGaN層21を再成長する。【選択図】 図2
請求項（抜粋）：
基板上に、第一のGaN層を積層し、該第一のGaN層表面に最大幅2.5μm以下の多数の微細な穴を離散させて形成し、次に、該穴が充填されない厚さで該穴の内壁を第一の誘電体膜で被覆し、その後、前記第一のGaN層の露出している表面を結晶成長の核として該第一のGaN層上に第二のGaN層を表面が平坦化するまで結晶成長させることを特徴とする半導体素子用基板の製造方法。
IPC (3件)：
H01L21/205
, H01L33/00
, H01S5/323
H01L21/205
, H01L33/00 C
, H01S5/323 610
5F041AA40
, 5F041CA05
, 5F041CA40
, 5F041CA74
, 5F045AA04
, 5F045AA08
, 5F045AB14
, 5F045AB32
, 5F045AC01
, 5F045AC19
, 5F045AF02
, 5F045AF04
, 5F045AF07
, 5F045AF09
, 5F045AF12
, 5F045AF13
, 5F045CA12
, 5F045DA53
, 5F045DB02
, 5F045HA03
, 5F073AA04
, 5F073AA45
, 5F073AA74
, 5F073CA07
, 5F073CB02
, 5F073CB04
, 5F073CB05
, 5F073CB06
, 5F073EA29
