特許

J-GLOBAL ID：200903099457849607

表示装置

発明者： 米納 均 ,  阿武 恒一
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 小野寺 洋二
公報種別：公開公報
出願番号（国際出願番号）：特願2001-349139
公開番号（公開出願番号）：特開2003-172944
出願日： 2001年11月14日
公開日（公表日）： 2003年06月20日
要約：

【要約】【課題】 ゲート線を左右両側の額縁領域で引き回した場合であっても、ゲート線とゲート線引き回し配線とで構成されるゲート配線パターンとストレージ線とストレージ線同士を接続する共通線とで構成されるストレージ配線パターンとの間で乗り越えをなくす。【解決手段】 ゲート線GL1,GL2を左右両側の額縁領域でゲート線引き回し配線GLL1,GLL2により引き回すとともに、ストレージ線STL同士を接続する共通線B2,B3を左右両側の額縁領域に形成し、ゲート線GL1,GL2とゲート線引き回し配線GLL1,GLL2とで構成されるゲート配線パターンと、ストレージ線STLと共通線B2,B3とで構成されるストレージ配線パターンとに交差を設けない。

請求項（抜粋）：

表示領域と前記表示領域の外側に前記表示領域を囲む額縁領域とを有する基板と、前記基板の前記表示領域に、第1の方向に延在し前記第1の方向に直交する第2の方向に並設された複数のデータ線と、前記基板の前記表示領域に、前記第2の方向に延在し、前記第1の方向に並設された複数のゲート線と、前記データ線と前記ゲート線の交点近傍に設けられたスイッチング素子と、隣接する前記データ線及び隣接する前記ゲート線で囲まれる領域に形成された画素電極と、前記基板の前記表示領域に、前記第1の方向に延在し、前記第2の方向に前記ゲート線と交互に並設され、前記画素電極との間で蓄積容量を形成する複数のストレージ線とを備えた表示装置であって、前記基板は、第1の辺に設けられ、外部の回路と接続される複数の接続端子と、前記第1の辺に隣接する第2及び第3の辺側の額縁領域のそれぞれに設けられ、前記複数のゲート線を前記第1の辺の方向に引き出す第1及び第2のゲート線引き回し配線と、第2及び第3の辺側の額縁領域のそれぞれに設けられ、前記複数のストレージ線同士を接続する第1及び第2の共通線とを備え、前記複数のゲート線と前記第1及び第2のゲート線引き回し配線とで構成されるゲート配線パターンと、前記複数のストレージ線と前記第1及び第2の共通線とで構成されるストレージ配線パターンとが交差しない配線パターンに形成されていることを特徴とする表示装置。

IPC (4件)：

G02F 1/1345 ,  G02F 1/1368 ,  G09F 9/30 330 ,  G09F 9/30 338

FI (4件)：

G02F 1/1345 ,  G02F 1/1368 ,  G09F 9/30 330 Z ,  G09F 9/30 338

Fターム (21件)：

2H092GA33 ,  2H092JA24 ,  2H092JB23 ,  2H092JB32 ,  2H092JB69 ,  2H092MA17 ,  2H092NA27 ,  2H092NA29 ,  5C094AA03 ,  5C094BA03 ,  5C094BA43 ,  5C094CA19 ,  5C094DA14 ,  5C094DA15 ,  5C094DB01 ,  5C094DB02 ,  5C094DB03 ,  5C094DB04 ,  5C094DB10 ,  5C094EA04 ,  5C094EA07