特許
J-GLOBAL ID：200903099461218387
薄膜トランジスタの製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平3-168562
公開番号（公開出願番号）：特開平5-021795
出願日： 1991年07月10日
公開日（公表日）： 1993年01月29日
要約：
【要約】【目的】 薄膜トランジスタの製造方法に関し,二つのゲート電極とチャネルとの位置合わせと,ソース・ドレインのイオン注入を精度よく行う方法の提供を目的とする。【構成】 表面が絶縁物7である基体に第1の導電膜を形成し,それをパターニングして第1のゲート電極8を形成しその上に第1のゲート絶縁膜9を形成する工程と,第1のゲート絶縁膜9上に第1のゲート電極8上から両側に展延する動作半導体層10を形成する工程と, 動作半導体層10上に第2のゲート絶縁膜11及び第2の導電膜12をこの順に形成する工程と,第2の導電膜12上に第1のゲート電極8と重なるマスク13を形成する工程と,マスク13をマスクにして第2の導電膜12及び第2のゲート絶縁膜11を通して動作半導体層10にイオン注入を行った後,マスク13をマスクにして第2の導電膜12をエッチングし,第2のゲート電極14を形成する工程を有するように構成する。
請求項（抜粋）：
第1のゲート電極(8) と第1のゲート絶縁膜(9) と動作半導体層(10)と第2のゲート絶縁膜(11)と第2のゲート電極(14)がこの順に積層された構造を有する薄膜トランジスタの製造方法であって,表面が絶縁物(7) である基体に第1の導電膜を形成し,それをパターニングして第1のゲート電極(8) を形成する工程と,該第1のゲート電極(8) 上に第1のゲート絶縁膜(9) を形成する工程と,該第1のゲート絶縁膜(9) 上に該第1のゲート電極(8) 上から両側に展延する動作半導体層(10)を形成する工程と,該動作半導体層(10)上に第2のゲート絶縁膜(11)及び第2の導電膜(12)をこの順に形成する工程と,該第2の導電膜(12)上に該第1のゲート電極(8) と重なるマスク(13)を形成する工程と,該マスク(13)をマスクにして該第2の導電膜(12)及び該第2のゲート絶縁膜(11)を通して該動作半導体層(10)にイオン注入を行った後,該マスク(13)をマスクにして該第2の導電膜(12)をエッチングし,第2のゲート電極(14)を形成する工程を有することを特徴とする薄膜トランジスタの製造方法。
IPC (2件)：
FI (2件)：
H01L 29/78 311 G
, H01L 27/10 381
