特許
J-GLOBAL ID：200903099491948495
電子放出素子及び電子放出素子アレイの製造方法、並びに電子放出素子
発明者：
,
出願人/特許権者：
代理人 (1件)：
野河 信太郎
公報種別：公開公報
出願番号（国際出願番号）：特願平8-055107
公開番号（公開出願番号）：特開平9-245620
出願日： 1996年03月12日
公開日（公表日）： 1997年09月19日
要約：
【要約】【課題】 エミッタティップとゲート電極との短絡により生じる欠陥を最小限にすることを課題とする。【解決手段】 ゲート開口部5と、ゲート開口部5の底部に存在するエミッタ電極2と、ゲート開口部5の上面を囲うように存在するゲート電極4とを有する基体のゲート電極4を枠状に除去することにより、ゲート開口部5を分離するゲート電極要素4aを形成し、高抵抗層6をエミッタ電極2上及びゲート電極4上に積層し、次いで犠牲膜を形成し、犠牲膜上にエミッタティップ材料を積層することによりエミッタ電極2上の高抵抗層6上にエミッタティップ7を形成し、犠牲膜を除去すると共に犠牲膜上に積層されているエミッタティップ材料を除去することにより電子放出素子を製造することで上記課題を解決する。
請求項（抜粋）：
ゲート開口部と、ゲート開口部の底部に存在するエミッタ電極と、ゲート開口部の上面を囲うように存在するゲート電極とを有する基体のゲート電極を枠状に除去することにより、ゲート開口部を分離するゲート電極要素を形成し、ゲート開口部を塞がない条件下で高抵抗層をエミッタ電極上、ゲート電極上及びゲート電極要素上並びに前記枠状に除去した部分に積層し、ゲート開口部を塞がずかつエミッタ電極上の高抵抗層を覆わない条件下で犠牲膜を形成し、犠牲膜上にゲート開口部を塞ぐ条件下でエミッタティップ材料を積層することによりエミッタ電極上の高抵抗層上にエミッタティップを形成し、犠牲膜を除去すると共に犠牲膜上に積層されているエミッタティップ材料を除去することを特徴とする電子放出素子の製造方法。
IPC (3件)：
H01J 9/02
, H01J 1/30
, H01J 31/12
H01J 9/02 B
, H01J 1/30 B
, H01J 31/12 C
