特許
J-GLOBAL ID：200903099507659251
自己増幅形ダイナミック・メモリセルを有するDRAMセル装置及びその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
山口 巖
公報種別：公開公報
出願番号（国際出願番号）：特願平10-195139
公開番号（公開出願番号）：特開平11-026702
出願日： 1998年06月26日
公開日（公表日）： 1999年01月29日
要約：
【要約】【課題】 高実装密度及び改善された電気的特性を有する自己増幅型ダイナミックメモリセル装置並びにその製造方法を提供する。【解決手段】 自己増幅型ダイナミックメモリセル装置の各メモリセルは選択トランジスタ、メモリトランジスタ及びダイオードパターンを有している。選択トランジスタ及びメモリトランジスタをそれぞれ縦型MOSトランジスタとして形成し、互いに上下に配置する。それらを共通のソース/ドレイン領域7′を介して互いに接続する。メモリトランジスタのソース/ドレイン領域2を供給電圧線と、選択トランジスタのソース/ドレイン領域5′をビット線と、また選択トランジスタのゲート電極19をワード線と接続する。共通のソース/ドレイン領域7 ′とメモリトランジスタのゲート電極11との間にダイオードパターン11、12、14を接続する。
請求項（抜粋）：
基板(1)内に集積された多数の自己増幅形ダイナミック・メモリセルが設けられており、各メモリセルが選択トランジスタ、メモリトランジスタ及びダイオード構造を有しており、選択トランジスタ及びメモリトランジスタがそれぞれ基板の主面に関して垂直の縦型MOSトランジスタとして形成されており、選択トランジスタ及びメモリトランジスタが上下に配設され、共通のソース/ドレイン領域(7′)を介して互いに接続されており、メモリトランジスタのソース/ドレイン領域(2)が供給電圧線と、選択トランジスタのソース/ドレイン領域(5′)がビット線と、また選択トランジスタのゲート電極(19)がワード線(17′、19)と接続され、ダイオード構造(11、12、14)が共通のソース/ドレイン領域(7′)とメモリトランジスタのゲート電極(11)との間に接続されていることを特徴とするDRAMセル装置。
IPC (3件)：
H01L 27/10 311
, H01L 27/108
, H01L 21/8242
H01L 27/10 311
, H01L 27/10 671 A
, H01L 27/10 681 B
, H01L 27/10 681 A
