特許
J-GLOBAL ID：200903099508128683
DMA制御回路
発明者：
出願人/特許権者：
代理人 (1件)：
小沢 信助
公報種別：公開公報
出願番号（国際出願番号）：特願平4-178358
公開番号（公開出願番号）：特開平6-019836
出願日： 1992年07月06日
公開日（公表日）： 1994年01月28日
要約：
【要約】【目的】簡単な回路構成で仮想記憶メモリ方式に対応するDMA制御を実現する。【構成】仮想アドレスを発生するアドレスカウンタ回路とDMAデータ長を管理するサイズカウンタ回路とを各I/Oチャネルごとに用意し、仮想アドレスページと実アドレスページとの対応を記憶した記憶部とこの対応ごとに無効か有効か更新かを示すフラグを有し、アドレスカウンタ回路からの仮想アドレスが対応していれば実アドレスを発生し、仮想アドレスに対応する実アドレスがない場合にはページフォルトを発生する機能を有するアドレス変換バッファと、通常のDMA終了割込みとページフォルトの時にプロセッサへ割込むための割込み回路と、各I/O装置からのDMA要求を調停するアービターを備える。
請求項（抜粋）：
仮想メモリ方式によるプロセッサとメモリと複数のI/O装置とが接続されたシステムに用いられるDMA制御回路であって、各I/Oチャネルごとに用意され、DMA用の仮想アドレスを発生するアドレスカウンタ回路と、各I/Oチャネルごとに用意され、DMAデータ長を管理するサイズカウンタ回路と、仮想アドレスページと実アドレスページとの対応を記憶した記憶部と、この対応ごとに無効か有効か更新かを示すフラグを有し、前記アドレスカウンタ回路からの仮想アドレスが対応していれば実アドレスを発生し、前記対応の中に仮想アドレスに対応する実アドレスがない場合にはページフォルトを発生する機能を有するアドレス変換バッファと、通常のDMA終了割込みとページフォルトの時に前記プロセッサへ割込むための割込み回路と、前記各I/O装置からのDMA要求を調停するアービターを具備し、前記プロセッサが仮想アドレスを設定することによりDMAを起動した時、アドレス変換バッファにより実アドレスに変換してDMAを実行し、ページフォルトの場合にはプロセッサに割込み、プロセッサが仮想アドレスと実アドレスの対応を設定した後、ページフォルトが解除され次第DMAを継続するようにしたことを特徴とするDMA制御回路。
IPC (2件)：
G06F 13/28 310
, G06F 13/28
