特許

J-GLOBAL ID：200903099509435474

ボディ電圧制御型半導体集積回路

発明者： 和田 佳樹 ,  上田 公大
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 田澤 博昭 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-010511
公開番号（公開出願番号）：特開平10-209854
出願日： 1997年01月23日
公開日（公表日）： 1998年08月07日
要約：

【要約】【課題】 MOSトランジスタのボディ端子とゲート端子を接続し該ボディ端子をソース端子と切り離して動作の高速化を図ると、ビルトイン電圧以上電源電圧では動作させることができないという課題があった。【解決手段】 トランジスタの動作時、電圧分割回路の導通によってインバータを構成するPMOSトランジスタあるいはNMOSトランジスタのボディ端子の電圧を変化させてしきい値を下げるように構成し、電圧分割回路を構成する各トランジスタの端子寸法およびボディ端子の電圧を制御することにより、ビルトイン電圧以上の電源電圧でも動作するようにしたものである。

請求項（抜粋）：

PMOSトランジスタとNMOSトランジスタのゲート端子同士およびドレイン端子同士を接続した第1のインバータと、この第1のインバータと同一構成であって該第1のインバータの出力端子をゲート端子に接続した第2のインバータと、PMOSトランジスタとNMOSトランジスタのゲート端子同士およびドレイン端子同士を接続し、前記PMOSトランジスタのボディ端子とソース端子間に常時オンのPMOSトランジスタを接続し、上記NMOSトランジスタのボディ端子とソース端子間に常時オンのNMOSトランジスタを接続し、上記ドレイン端子同士の接続路に上記第1のインバータの出力端子と上記第2のインバータのゲート端子同士の接続路を接続し、上記PMOSトランジスタおよびNMOSトランジスタのソース端子と上記第2のインバータを構成するPMOSトランジスタおよびNMOSトランジスタのボディ端子を接続した電圧分割回路とを備えたボディ電圧制御型半導体集積回路。

IPC (4件)：

H03K 19/094 ,  H03K 19/0952 ,  H03K 17/30 ,  H03K 19/0175

FI (3件)：

H03K 19/094 ,  H03K 17/30 E ,  H03K 19/00 101 F