特許
J-GLOBAL ID：200903099515435338
ディジタル遅延回路ブロック及び走査回路並びにその走査回路の駆動方法
発明者：
出願人/特許権者：
代理人 (1件)：
本庄 伸介
公報種別：公開公報
出願番号（国際出願番号）：特願平6-220594
公開番号（公開出願番号）：特開平8-084310
出願日： 1994年09月14日
公開日（公表日）： 1996年03月26日
要約：
【要約】【目的】 トランジスタ素子の閾値電圧の変化を回復させることができる走査回路と駆動方法を提供する。【構成】 クロック信号印加端子と電源電圧印加端子を接地すると浮遊状態となる節点を接地する手段、および、それら節点の一部を電源電圧に設定する手段を設けた回路ブッロクA,Bを直列に接続し、走査回路とする。その走査回路を、データ取り込み期間・データ転送期間・放電期間・状態設定期間を順に繰り返す4相のクロック信号φ1、φ2、φ3、φ4で駆動すると共に、直列接続された回路ブロックを、順に1相ずつずらされた4相のクロック信号で駆動する。
請求項（抜粋）：
クロック信号印加端子と電源電圧印加端子を接地すると浮遊状態となる節点を、第1の制御信号によって接地する第1の手段、および該節点の一部を第2の制御信号によって電源電圧に設定する第2の手段を設けたことを特徴とするディジタル遅延回路ブロック。
IPC (3件)：
H04N 5/66 102
, H04N 3/15
, H04N 5/335
