特許

J-GLOBAL ID：200903099533978527

不揮発性半導体記憶装置およびその動作方法

発明者： 中村 明弘
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願2001-074689
公開番号（公開出願番号）：特開2002-269990
出願日： 2001年03月15日
公開日（公表日）： 2002年09月20日
要約：

【要約】【課題】VG型メモリセルアレイの1つのメモリセル行に対し、その行内一括して動作させるビット数を最適化して動作効率を高める。【解決手段】複数のメモリセルアレイ(メモリセルアレイ1を構成する図示しないサブアレイ)を有し、サブアレイ内に行列状に配置されたメモリセルのそれぞれが、電荷蓄積手段およびチャネル形成領域を有し同一行内のメモリセル間で縦続接続されたメモリトランジスタと、メモリトランジスタのチャネル形成領域に容量結合したコントロールゲートとを含む。コントロールゲートが接続されたコントロールゲート線CLを駆動し、当該不揮発性半導体記憶装置のデータの入力または出力の速度に合わせて複数のサブアレイを並列動作させるのに適した数に、サブアレイそれぞれを電気的に分割する制御回路5を有している。

請求項（抜粋）：

複数のメモリセルアレイと、複数のメモリセルアレイを動作させるための周辺回路とを有し、上記メモリセルアレイ内に行列状に配置されたメモリセルのそれぞれが、電荷蓄積手段およびチャネル形成領域を有し同一行内のメモリセル間で縦続接続されたメモリトランジスタと、メモリトランジスタのチャネル形成領域に容量結合したコントロールゲートとを含み、上記コントロールゲートを駆動し、当該不揮発性半導体記憶装置のデータの入力または出力の速度に合わせて上記複数のメモリセルアレイを並列動作させるのに適した数に上記メモリセルアレイそれぞれを電気的に分割する制御回路を、上記周辺回路内に有した不揮発性半導体記憶装置。

IPC (6件)：

G11C 16/06 ,  G11C 16/04 ,  H01L 21/8247 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792

FI (5件)：

G11C 17/00 631 ,  G11C 17/00 622 C ,  G11C 17/00 623 Z ,  H01L 27/10 434 ,  H01L 29/78 371

Fターム (23件)：

5B025AA04 ,  5B025AA07 ,  5B025AB03 ,  5B025AC03 ,  5B025AD00 ,  5B025AD04 ,  5B025AD05 ,  5B025AE05 ,  5F083EP18 ,  5F083EP22 ,  5F083EP32 ,  5F083EP77 ,  5F083ER02 ,  5F083ER06 ,  5F083ER09 ,  5F083GA01 ,  5F083LA12 ,  5F083LA16 ,  5F083PR37 ,  5F101BA45 ,  5F101BB02 ,  5F101BC11 ,  5F101BD22