特許

J-GLOBAL ID：200903099556721795

半導体装置

発明者： 白土猛英
出願人/特許権者： 白土 猛英
公報種別：公開公報
出願番号（国際出願番号）：特願平3-311700
公開番号（公開出願番号）：特開平5-129592
出願日： 1991年10月30日
公開日（公表日）： 1993年05月25日
要約：

【要約】【目的】素子分離領域上に延在しないゲート電極構造を有し、ゲート酸化膜上でゲート電極への接続を可能とした高集積なMIS型半導体装置を形成すること。【構成】p- 型シリコン基板1上からp- 型シリコン基板1内部にまで選択的に埋め込まれ、積層された第1の絶縁膜4からなる素子分離領域により、素子形成領域のp- 型シリコン基板1上に設けられたゲート酸化膜6上のゲート電極7幅が規定され、ゲート電極7及び第1の絶縁膜4間のp- 型シリコン基板1上に第2の絶縁膜9が設けられ、ゲート電極7上面に接し、第2の絶縁膜9上に延在して選択的に設けられたゲート電極接続補助電極10を介してゲート酸化膜6上でゲート電極7とAl配線14との接続を形成したMIS型半導体装置。

請求項（抜粋）：

半導体基板と、前記半導体基板上に選択的に積層されたあるいは前記半導体基板上から前記半導体基板内部にまで選択的に埋め込まれ、積層された第1の絶縁膜からなる素子分離領域と、前記第1の絶縁膜間の前記半導体基板に選択的に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に前記第1の絶縁膜とチャネル幅方向のエッヂを一致させ、且つ前記半導体基板上の高さを同程度に積層されたゲート電極とを備えてなることを特徴とする半導体装置。

引用特許：

審査官引用 (4件)

• 特開昭63-033841
  
• 特開昭59-127867
  
• 特開昭59-178772
  
• 特開昭59-181647