特許

J-GLOBAL ID：200903099576373165

半導体集積回路装置

発明者： 加藤 正隆 ,  光本 欽哉
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2000-262595
公開番号（公開出願番号）：特開2002-076878
出願日： 2000年08月31日
公開日（公表日）： 2002年03月15日
要約：

【要約】【課題】 入力信号の振幅時間を減少させることなく、入力バッファ回路におけるセットアップ時間を十分に確保する。【解決手段】 入力バッファ回路1には、入力信号のディレイ時間を調整するディレイ調整部2〜4が分散して設けられている。入力バッファ回路1の初期設定は、セットアップ時間が最大と最小の中間程度となるようにディレイ時間が設定されている。ディレイ時間を初期設定よりも少なくする場合、制御信号CS1〜CS3をハイレベルとし、ディレイ調整部3,4のディレイは付加せず、ディレイ調整部2によるディレイ時間だけを付加したセットアップ時間の調整とする。セットアップ時間を最も多くする場合、制御信号CS1〜CS3をローレベルとし、ディレイ調整部3,4の静電容量によるディレイ時間にディレイ調整部2によるディレイ時間を加えたセットアップ時間に調整する。

請求項（抜粋）：

入力された低振幅のデータを増幅して出力する差動増幅部と、前記差動増幅部に増幅された信号をラッチし、クロック信号に同期して全振幅のデータとして出力するラッチ部と、前記差動増幅部の信号入力部に設けられ、入力された前記データをある時間だけ遅延して出力する第1ディレイ調整部と、前記ラッチ部の信号入力部に設けられ、前記差動増幅部から出力された信号をある時間だけ遅延して出力する第2ディレイ調整部とを備えた入力バッファ回路を設けたことを特徴とする半導体集積回路装置。

IPC (2件)：

H03K 19/0175 ,  H03K 5/14

FI (2件)：

H03K 5/14 ,  H03K 19/00 101 N

Fターム (17件)：

5J001AA04 ,  5J001AA11 ,  5J001BB03 ,  5J001BB11 ,  5J001BB12 ,  5J001CC03 ,  5J001DD09 ,  5J056AA01 ,  5J056AA39 ,  5J056BB60 ,  5J056CC05 ,  5J056CC14 ,  5J056DD28 ,  5J056FF01 ,  5J056FF07 ,  5J056FF08 ,  5J056GG14