特許
J-GLOBAL ID：200903099582801012

動作率算出システム

発明者：
木村 敬

木村 敬 について


出願人/特許権者：
北陸日本電気ソフトウェア株式会社

北陸日本電気ソフトウェア株式会社 について


代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-167995
公開番号（公開出願番号）：特開2001-350815
出願日： 2000年06月05日
公開日（公表日）： 2001年12月21日
要約：
【要約】【課題】論理論理回路の消費電力を求めるには、論理回路を構成する各ゲートの動作回数が必要となるが、装置動作を想定したテストパタンによるネットリストシミュレーションは、膨大な時間がかかるという問題があった。【解決手段】本発明はRTLシミュレーション手段とゲートの動作率算出用パタン作成手段とネットリストシミュレーション手段を含む。RTLシミュレーション手段は、テストデータに従って変化する各レジスタの論理回路中のレジスタ0/1確率データとレジスタ毎の動作率データを算出する。動作率算出用テストパタン生成手段は、論理回路中のレジスタ毎の0/1確率データとレジスタ毎の動作率データからゲートの動作率算出用テストパタンを作成する。ネットリストシミュレーション手段は、ゲートの動作率算出用テストパタンと動作率算出用に編集されたネットリストを入力し、ゲートの動作率データを算出する。
請求項（抜粋）：
論理回路の動作率の算出において、テストパタンと前記論理回路のRTLモデルとを入力し前記論理回路の有するレジスタについてレジスタ0確率データとレジスタ動作率データとの算出を行うレジスタデータ算出手段を含みRTLシミュレーションを行うRTLシミュレーション手段と、前記レジスタ0確率データと前記レジスタ動作率データとに準拠するテストパタン数列を生成するゲート動作率算出用パタン作成手段と、前記論理回路のネットリストからレジスタ部分を取り除いた編集済ネットリストを生成するネットリスト編集手段と、前記数列と前記編集済ネットリストを入力してゲート動作率データの算出を行うゲート動作率算出手段を含みネットリストシミュレーションを行うネットリストシミュレーション手段と、を備えることを特徴とする動作率算出システム。
IPC (3件)：
G06F 17/50 666 ,  G01R 31/28 ,  H01L 21/82
FI (3件)：
G06F 17/50 666 T ,  G01R 31/28 F ,  H01L 21/82 T
Fターム (13件)：
2G032AA01 ,  2G032AB20 ,  2G032AC08 ,  2G032AD00 ,  2G032AE12 ,  2G032AG10 ,  5B046AA08 ,  5B046DA05 ,  5B046JA04 ,  5F064HH06 ,  5F064HH09 ,  5F064HH10 ,  5F064HH13
引用特許：
出願人引用 (3件)

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