特許

J-GLOBAL ID：200903099661959802

レベルシフトと電圧保護を行う出力ドライバ

発明者： ウェイ シュラン
出願人/特許権者： エルエスアイ ロジック コーポレーション
代理人 (1件)： 浅村 皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-114043
公開番号（公開出願番号）：特開平10-041806
出願日： 1997年05月01日
公開日（公表日）： 1998年02月13日
要約：

【要約】【課題】 寸法が小さい半導体デバイスを高電源電圧で動作させるために、出力のレベルをシフトし、電圧保護を行う、出力ドライバ回路を提供する。【解決手段】 プルアップおよびプルダウントランジスタ(MP24、MN22)は出力端子(Z)に結合する。差動トランジスタ対(MP20、MP21)の制御端子は第1および第2データ端子(A、AN)に結合して、第1および第2電流路(I3 、 I4 ) を形成する。交差結合トランジスタ対(MP22、MP23)は第1および第2電流路(I3 、 I4 ) に結合し、制御出力端子(ZP)はプルアップトランジスタ(MP24)の制御端子に結合する。自己バイアス電圧保護トランジスタ(MP25)はプルアップトランジスタ(MP24)と出力端子(Z)の間に結合する。この回路は、たとえば3.3Vの製造工程で5.0Vの駆動能力を与えることができる。

請求項（抜粋）：

出力ドライバ回路であって、第1および第2相補データ端子(A、AN)と、出力端子(Z)と、出力端子(Z)に結合し、第1および第2制御端子をそれぞれ備え、第2制御端子は第2データ端子(AN)に結合する、プルアップトランジスタ(MP24)およびプルダウントランジスタ(MN22)と、第1および第2電流路(I3 、 I4 ) を形成し、制御端子は第1および第2データ端子(A、AN)にそれぞれ結合する、差動トランジスタ対(MP20、MP21)と、第1および第2電流路(I3 、 I4 ) に結合し、制御出力端子(ZP)はプルアップトランジスタ(MP24)の制御端子に結合する、交差結合トランジスタ対(MP22、MP23)と、プルアップトランジスタ(MP24)と前記出力端子の間に結合し、制御端子は差動トランジスタ対(MP20、MP21)と交差結合トランジスタ対(MP22、MP23)の間の第2電流路(I4 )に結合する、第1電圧保護トランジスタ(MP25)、を備える、出力ドライバ回路。

IPC (2件)：

H03K 19/0175 ,  H03K 19/003

FI (2件)：

H03K 19/00 101 F ,  H03K 19/003 B