特許

J-GLOBAL ID：200903099666907355

不揮発性半導体メモリの製造方法

発明者： 山内 祥光
出願人/特許権者： シャープ株式会社
代理人 (1件)： 山本 秀策
公報種別：公開公報
出願番号（国際出願番号）：特願平8-268936
公開番号（公開出願番号）：特開平10-116923
出願日： 1996年10月09日
公開日（公表日）： 1998年05月06日
要約：

【要約】【課題】 信頼性を向上でき、書き込み及び消去時に高電圧を必要としない、FNフラッシュメモリを効率よく製造できる方法を提供する。【解決手段】 基板1上にフィールド酸化膜2、ゲート酸化膜4を形成する。トンネル領域の窓5’を開口し、レジストをマスクとし、砒素イオンの注入を行う。レジストをマスクとし、トンネル窓5’の酸化膜を除去する。レジスト除去後、熱処理を行い、トンネル酸化膜5を形成する。第1ポリシリコン膜を堆積し、その上に、第1ポリシリコン膜をパターン6aに形成する。ONO膜7を形成した後、第2ポリシリコン膜を堆積し、第1ポリシリコン膜/ONO膜7/第2ポリシリコン膜を自己整合的にパターニングして、コントロールゲートCG、ONO膜7及びフローティングゲートFGを形成する。

請求項（抜粋）：

半導体基板上に素子分離用絶縁膜を形成する工程と、該素子分離用絶縁膜を含む該半導体基板上に第1絶縁膜を形成する工程と、レジストマスクを用いて該半導体基板にイオンを注入し、拡散層を形成する工程と、該レジストマスクを用いトンネル領域の該第1絶縁膜を除去する工程と、該レジストマスクを除去した後、該トンネル領域に第2絶縁膜を形成する工程と、該第2絶縁膜の上に該素子分離用絶縁膜と一部重なる第1導電層パターンを形成する工程と、該第1導電層パターンの上に、該第2の絶縁膜を介して第2導電層パターンを形成する工程とを包含する不揮発性半導体メモリの製造方法。

IPC (5件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  G11C 16/04 ,  H01L 27/115

FI (3件)：

H01L 29/78 371 ,  G11C 17/00 621 A ,  H01L 27/10 434

引用特許：

審査官引用 (3件)

• 特開昭64-015985
  
• 特開昭63-099573
  
• 特開昭63-306671