特許

J-GLOBAL ID：200903099700467424

ヘテロ接合電界効果トランジスタ及びその製造方法

発明者： 井上 彰 ,  原 義博 ,  高木 剛 ,  久保 実
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 前田 弘 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-274867
公開番号（公開出願番号）：特開2002-094048
出願日： 2000年09月11日
公開日（公表日）： 2002年03月29日
要約：

【要約】【課題】 ヘテロ接合電界効果トランジスタにおいて寄生チャネルにおけるキャリアの走行を抑制し、飽和電流特性などを改善する。【解決手段】 ヘテロ接合電界効果トランジスタには、半導体基板1と、緩衝層2と、緩衝層2よりも小さなバンドギャップを有する半導体材料(SiGe,SiGeCなど)からなるチャネル層5と、チャネル層5よりも大きなバンドギャップを有する半導体材料からなるキャップ層4と、ゲート絶縁膜5と、ゲート電極6と、ソース・ドレイン領域10,11とが設けられている。キャップ層4の少なくとも上部とソ-ス・ドレインとを電気的に絶縁するためのキャリア注入阻止用絶縁部9を設けることにより、寄生チャネルへのキャリアの注入を抑制して、チャネル層に優先的にキャリアを注入する。

請求項（抜粋）：

基板上に設けられた半導体層と、上記半導体層の上に設けられ、上記半導体層よりも小さなバンドギャップを有するチャネル層と、上記チャネル層の上に設けられ、上記チャネル層よりも大きなバンドギャップを有するキャップ層と、上記キャップ層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜上に設けられたゲート電極と、上記ゲート電極の下方において上記ゲート電極を挟むように設けられたソース・ドレイン領域と、上記キャップ層のうちの少なくとも上部と上記ソース・ドレイン領域とを電気的に絶縁するキャリア注入阻止用絶縁部とを備えているヘテロ接合電界効果トランジスタ。

IPC (2件)：

H01L 29/78 ,  H01L 29/161

FI (3件)：

H01L 29/78 301 B ,  H01L 29/163 ,  H01L 29/78 301 H

Fターム (18件)：

5F040DA01 ,  5F040DC01 ,  5F040EC07 ,  5F040EC19 ,  5F040EE04 ,  5F040EE06 ,  5F040EF02 ,  5F040EF09 ,  5F040EH02 ,  5F040FA05 ,  5F040FB02 ,  5F040FB04 ,  5F040FC05 ,  5F040FC11 ,  5F040FC21 ,  5F040FC22 ,  5F040FC23 ,  5F040FC28