特許

J-GLOBAL ID：200903099707358191

マイクロプロセッサ集積回路で使用するためのキャッシュ・サブアレイの方法および装置

発明者： ジョージ・エム・ラティモア ,  ロバート・ピー・マスリード ,  ジョン・エス・ミューヒヒ
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレイション
代理人 (1件)： 坂口 博 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-293743
公開番号（公開出願番号）：特開平10-187798
出願日： 1997年10月27日
公開日（公表日）： 1998年07月21日
要約：

【要約】【課題】 本発明の目的は、マイクロプロセッサ集積回路で使用するためのキャッシュ・サブアレイの方法および装置を提供することである。【解決手段】 プロセッサ・ユニットが、マイクロプロセッサ集積回路の中央領域内に配置され、周辺領域が、キャッシュ・メモリ・アレイ領域として指定され、中央領域を囲み、所定の個数のキャッシュ・メモリ・サブアレイが、可変サイズ・キャッシュ・メモリ・アレイが効率的に作成されるように周辺領域に配置される。キャッシュ・メモリ・サブアレイには、1キャッシュ・ワードの固定された部分が含まれる。マイクロプロセッサ集積回路自体は、可変サイズのモジュラー・キャッシュ・メモリ・アレイを有し、プロセッサ・ユニットをその中に配置された中央領域と、キャッシュ・メモリ・アレイ領域として指定された、中央領域を囲む周辺領域と、キャッシュ・メモリ・サブアレイが可変サイズのモジュラー・キャッシュ・メモリ・アレイを構成するように周辺領域に配置された所定の個数のキャッシュ・メモリ・サブアレイとを含む。

請求項（抜粋）：

マイクロプロセッサ集積回路の中央領域内にプロセッサ・ユニットを配置するステップと、前記中央領域を囲む周辺領域をキャッシュ・メモリ・アレイ領域として指定するステップと、可変サイズ・キャッシュ・メモリ・アレイを効率的に作成できるように、前記周辺領域内に所定の個数のキャッシュ・メモリ・サブアレイを配置するステップとを含む、前記マイクロプロセッサ集積回路の配置の方法。

IPC (4件)：

G06F 17/50 ,  H01L 21/82 ,  H01L 27/04 ,  H01L 21/822

FI (3件)：

G06F 15/60 658 A ,  H01L 21/82 D ,  H01L 27/04 A

引用特許：

審査官引用 (1件)

• 特開平4-130655