特許

J-GLOBAL ID：200903099709636253

半導体記憶素子およびその製造方法

発明者： 笠井 政範
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 大垣 孝
公報種別：公開公報
出願番号（国際出願番号）：特願平9-101959
公開番号（公開出願番号）：特開平10-294431
出願日： 1997年04月18日
公開日（公表日）： 1998年11月04日
要約：

【要約】【課題】 強誘電体膜を用いたMFMIS型の半導体記憶素子において、強誘電体膜の電気容量とゲート絶縁膜の電気容量との差を小さくする。【解決手段】 Si基板10の上にゲート酸化膜12、下部電極20(poly-Si膜14、Ru膜16およびRuO2 膜18の3層構造)BIT膜22および上部電極24を順次に積層させて形成された電極構造を具えている。また、BIT膜22が設けられる側の下部電極20の面の一部に側壁26を設けてある。この側壁26は、Ru膜16、RuO2 膜18、BIT膜22および上部電極24の各側面に接するように設けられている。そして、側壁26と接する下部電極20の部分の面積と、BIT膜22と接する下部電極20の部分の面積との和を、ゲート酸化膜12と接する下部電極20の部分の面積に実質的に等しくしてある。

請求項（抜粋）：

絶縁膜、下部電極、強誘電体膜および上部電極が半導体基板の上に順次に積層した電極構造を具える半導体記憶素子において、前記絶縁膜と接触している前記下部電極の下面の、当該絶縁膜との接触面積を、前記強誘電体膜と接触している当該下部電極の上面の、当該強誘電体膜との接触面積よりも大きくしてあることを特徴とする半導体記憶素子。

IPC (6件)：

H01L 27/10 451 ,  H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

H01L 27/10 451 ,  H01L 27/10 651 ,  H01L 29/78 371