特許
J-GLOBAL ID：200903099771872818
不揮発性半導体記憶装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-262451
公開番号（公開出願番号）：特開平6-236973
出願日： 1993年10月20日
公開日（公表日）： 1994年08月23日
要約：
【要約】【目的】2層ゲート電極構造のメモリトランジスタと1層ゲート電極構造の周辺回路用トランジスタとを同一基板上に互いに影響をおよぼさずに形成する。【構成】半導体基板1上に設けたメモリセル用の素子形成領域22をマスク層4bでマスクして、周辺回路用の素子形成領域21に周辺回路用トランジスタを形成した後に、この周辺回路用の素子形成領域21のみを第2の絶縁層8で覆い、マスク層4bなどを除去した後に、素子形成領域22にメモリセルトランジスタを形成する。
請求項（抜粋）：
(A)一導電型半導体基板の表面に選択的に素子分離絶縁膜を設けて周辺回路用の第1の素子形成領域とメモリセル用の第2の素子形成領域とを区画し、前記第1及び第2の素子形成領域の表面に第1のゲート絶縁膜を形成する工程、(B)前記第1のゲート絶縁膜を含む表面に第1の電極材料膜を堆積してパターニングし、前記第1の素子形成領域の第1のゲート電極及び前記第2の素子形成領域上をマスクするマスク層を形成する工程、(C)前記第1のゲート電極及びマスク層をマスクとする逆導電型不純物のイオン注入により前記第1のゲート電極に整合する逆導電型低濃度不純物拡散層及び前記第1のゲート電極の側面に設けたサイドウォール絶縁膜に整合する逆導電型高濃度不純物拡散層を前記半導体基板に設けてLDD構造のMOSトランジスタを形成する工程、(D)前記第1のゲート電極を含む第1の素子形成領域の表面を被覆する層間絶縁膜を選択的に形成して前記第2の素子形成領域の前記マスク層及び第1のゲート絶縁膜を除去し、露出した前記第2の素子形成領域の表面に第2のゲート絶縁膜を形成する工程、(E)前記第2の素子形成領域を含む表面に第2の電極材料膜,第3のゲート絶縁膜,第3の電極材料膜を順次堆積した後前記第3の電極材料膜,第3のゲート絶縁膜,第2の電極材料膜を選択的に順次異方性エッチングして前記第2の素子形成領域にフローティングゲート電極,第3のゲート絶縁膜,コントロールゲート電極の積層構造を有する第2のゲート電極を形成する工程、(F)前記第2のゲート電極及び層間絶縁膜をマスクとして逆導電型不純物をイオン注入して前記第2のゲート電極に整合する逆導電型拡散層を設け前記第2の素子形成領域にメモリセルトランジスタを形成する工程、とを含むことを特徴とする不揮発性半導体記憶装置の製造方法。
IPC (3件)：
H01L 27/115
, H01L 29/788
, H01L 29/792
H01L 27/10 434
, H01L 29/78 371
