特許
J-GLOBAL ID：200903099776453899
半導体集積回路装置
発明者：
出願人/特許権者：
,
代理人 (1件)：
恩田 博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平5-002072
公開番号（公開出願番号）：特開平6-208634
出願日： 1993年01月08日
公開日（公表日）： 1994年07月26日
要約：
【要約】【目的】半導体集積回路装置において、ソフトウェアに負担をかけることなく入出力端子を簡単に定義することができることを目的とする。【構成】第1シフトレジスタ回路部1はシリアルデータ入力SIを入力する。ラッチ回路部2はシフトレジスタ回路部1のシリアルデータ入力SIの各ビットデータS0 〜S3 をラッチする。各入出力回路部3はラッチ回路部2がラッチした各ラッチデータをそれぞれ対応する入出力端子P0 〜P3 からパラレルデータD0 〜D3 として出力する。第2シフトレジスタ回路部4は各入出力回路3に接続されている。選定回路5は各入出力回路部3に対して入力回路又は出力回路のいずれか一方の回路となる入出力状態データを保持している。各各入出力回路部3はこの入出力状態データに基づいて入力回路又は出力回路のいずれか一方の回路となる。
請求項（抜粋）：
シリアルデータ入力(SI)の順次入力する第1シフトレジスタ回路部(1)と、第1シフトレジスタ回路部(1)に入力されたシリアルデータ入力(SI)の各ビットデータ(S0 〜S3 )をそれぞれラッチデータとしてラッチするラッチ回路部(2)と、ラッチ回路部(2)がラッチしたラッチデータに毎に設けられ、そのラッチデータをそれぞれ入力し対応する入出力端子(P0 〜P3 )から外部装置にパラレルデータ(D0 〜D3 )として出力する入出力回路部(3)と、外部装置から入力されたパラレルデータ(L0〜L3)をシリアルデータ(SO)として出力する第2シフトレジスタ(4)とからなる半導体集積回路装置において、各入出力回路部(3)に対して入力回路または出力回路のいずれか一方にするための入出力状態データを保持した選定回路部(5)を設けたことを特徴とする半導体集積回路装置。
IPC (3件)：
G06F 15/78 510
, G06F 5/00
, H03M 9/00
