特許

J-GLOBAL ID：200903099787875876

スキャンテスト回路

発明者： 角 浩二
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 岩橋 文雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-023104
公開番号（公開出願番号）：特開2002-228719
出願日： 2001年01月31日
公開日（公表日）： 2002年08月14日
要約：

【要約】【課題】 2種類以上のクロック間の位相関係が高精度に保たなければならない電子回路に対して、スキャン回路化のためにスキャンセレクタを挿入すると、セレクタ出力段の負荷等により、クロック毎に遅延量が変化し、位相関係がくずれてしまうことになる。【解決手段】 スキャンセレクタ10、11、12の出力段に負荷の違いによって生じる遅延量の差を、遅延調整素子40、41、42により上記遅延量を相殺できるように遅延調整素子の遅延量を設定しておく。その結果クロック発生回路から出力された各クロック101、102、103の高精度な位相関係は、セレクタ10、11、12の出力クロック201、202、203において復元されることが可能となる。

請求項（抜粋）：

位相の異なるN個(Nは整数、N>1)のクロックを出力するクロック発生手段と、前記N個のクロックを入力して、非スキャン時の前記N個のクロック間の位相関係を復元するように調整して、N種類の遅延クロックを出力するN個の遅延調整手段と前記N個の遅延クロックとスキャン・テスト用の単一のスキャン・クロックを入力し、通常動作時には前記N個の遅延クロックを出力して、スキャン・テスト時にはスキャン・クロックを出力するN個のクロック選択手段とを有するスキャン・テスト回路。

IPC (5件)：

G01R 31/28 ,  G06F 1/06 ,  G06F 1/10 ,  G11B 20/10 351 ,  H03K 5/15

FI (5件)：

G11B 20/10 351 Z ,  G01R 31/28 G ,  G06F 1/04 311 Z ,  G06F 1/04 330 A ,  H03K 5/15 P

Fターム (20件)：

2G132AA00 ,  2G132AG08 ,  2G132AK15 ,  2G132AK27 ,  2G132AL00 ,  5B079BC02 ,  5B079CC02 ,  5B079CC12 ,  5B079DD08 ,  5D044BC04 ,  5D044CC04 ,  5D044GM40 ,  5J039EE08 ,  5J039EE11 ,  5J039EE24 ,  5J039KK04 ,  5J039KK10 ,  5J039KK13 ,  5J039KK29 ,  5J039MM16