特許
J-GLOBAL ID：200903099807682212
半導体集積回路並びにその設計方法及び製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
高田 守
公報種別：公開公報
出願番号（国際出願番号）：特願平4-348434
公開番号（公開出願番号）：特開平6-204436
出願日： 1992年12月28日
公開日（公表日）： 1994年07月22日
要約：
【要約】【目的】 ゲートアレイ内部のクロックの分配におけるスキューを低減する。【構成】 内部回路71の周囲に位相比較器14A,14B,14Cを用意する。内部回路71の内部で外部クロック信号73と同期をとりたい内部クロック信号65Cが与えられる素子77Cに最も近い位相比較器14Cをチャージポンプ回路16に接続する。【効果】 位相比較器以外のPLL回路を複数設けることなく、所望の内部クロック信号と外部クロック信号との同期を得ることができる。
請求項（抜粋）：
第1及び第2の領域に区分された半導体集積回路であって、前記第1の領域において設けられ、複数の素子を有し、基礎クロック信号を受けて前記素子のそれぞれに内部クロック信号を与える少なくとも一つの内部回路と、前記第1の領域において設けられ、前記内部回路に対応する位相調整手段と、前記第2の領域において設けられ、前記素子に対応し、その中の一つが位相比較手段として選択される複数の位相比較手段候補と、を備え、前記位相比較手段は、一の前記内部クロック信号と、前記一の内部クロック信号の位相の基準となる外部クロック信号とを受け、前記一の内部クロック信号と前記外部クロック信号との位相差を示す位相差信号を出力し、前記位相調整手段は、前記位相差信号を受けて前記位相差を所定の値に調整する半導体集積回路。
IPC (2件)：
FI (2件)：
H01L 21/82 M
, H03L 7/08 Z
