特許
J-GLOBAL ID：200903099825505026
パラレル/シリアル変換回路
発明者：
出願人/特許権者：
代理人 (1件)：
高野 明近 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-197140
公開番号（公開出願番号）：特開2001-024518
出願日： 1999年07月12日
公開日（公表日）： 2001年01月26日
要約：
【要約】【課題】 パラレル信号との周期ずれの調整が不要なパラレル/シリアル変換用クロックを用い、周期的でないパラレルデータ信号も変換可能にする。【解決手段】 クロック発生器5からの固定周波数のパラレル/シリアル変換用クロック7とパラレル信号用クロック6は、ロード信号生成回路1に入力され、ロード信号9が出力される。カウンタ2は、ロード信号9入力後、パラレル/シリアル変換用クロック7をパラレル信号のビット数分のみ計数を行い、計数開始から終了まで出力されるイネーブル信号10を生成する。イネーブル信号10とパラレル/シリアル変換用クロック7は、AND回路3に入力され、シリアル信号用クロック11が生成される。シフトレジスタ4は、ロード信号9により、動作を開始し、イネーブル信号10が入力される期間、パラレル信号8を、パラレル/シリアル変換用クロック7の1周期毎に時系列なシリアル信号12に変換する。
請求項（抜粋）：
パラレル信号の周波数をFp[Hz]、ビット数をN[bit]とした場合、Fp×N[Hz]よりも高い固定周波数のクロック信号を発振するクロック発生手段と、前記クロック信号と前記パラレル信号のクロックが入力されロード信号を生成するロード信号生成手段と、前記ロード信号と前記クロック信号が入力され、イネーブル信号を生成するカウンタと、前記イネーブル信号と前記クロック信号が入力され、シリアル信号用クロックを生成するAND回路と、前記ロード信号により動作を開始し前記イネーブル信号が入力される期間、前記パラレル信号を前記クロック信号の1周期毎に時系列なシリアル信号に変換を行うシフトレジスタとを備えたパラレル/シリアル変換回路。
IPC (3件)：
H03M 9/00
, G06F 1/12
, G06F 5/00
H03M 9/00 B
, G06F 5/00 S
, G06F 1/04 340 D
