特許

J-GLOBAL ID：200903099851001982

半導体素子およびその製造方法

発明者： 本山 慎一
出願人/特許権者： 株式会社アドバンテスト
代理人 (1件)： 龍華 明裕
公報種別：公開公報
出願番号（国際出願番号）：特願平11-282071
公開番号（公開出願番号）：特開2001-102354
出願日： 1999年10月01日
公開日（公表日）： 2001年04月13日
要約：

【要約】【課題】 高度な露光技術を用いることなく0.1μm以下の所望のゲート長の実現、およびショートチャネル効果の抑制が困難だった。【解決手段】 半導体基板10上に素子形成層50を設ける。異方性エッチングで素子形成層50のV字型の溝を作り、ゲート30のための金属を堆積する。等方性エッチングでV字溝の先端まで掘り込み、ゲート30を点接触ショットキーゲートにする。不純物ドーピング、オーミック性金属80の堆積を経て、ソースとドレインを形成する。

請求項（抜粋）：

半導体素子を製造する方法であって、半導体基板上に素子を形成するための準備をする第1工程と、前記半導体基板上、ゲートを形成すべきの領域に開口を有する保護膜を形成する第2工程と、前記保護膜をマスクとする異方性エッチングにより、先端がより狭いゲート形成用の溝を生成する第3工程と、前記溝にショットキー金属を堆積して前記ゲートを形成する第4工程と、前記ゲートの先端へ向けて等方性エッチングを施す第5工程と、を含むことを特徴とする半導体素子の製造方法。

IPC (7件)：

H01L 21/306 ,  H01L 21/308 ,  H01L 21/338 ,  H01L 21/768 ,  H01L 29/41 ,  H01L 29/417 ,  H01L 29/812

FI (6件)：

H01L 21/308 C ,  H01L 21/306 B ,  H01L 21/90 B ,  H01L 29/80 F ,  H01L 29/44 C ,  H01L 29/50 J

Fターム (23件)：

5F033GG02 ,  5F033HH07 ,  5F033HH13 ,  5F033HH18 ,  5F033HH28 ,  5F033KK07 ,  5F033KK13 ,  5F033KK28 ,  5F033MM17 ,  5F033MM18 ,  5F033PP15 ,  5F033QQ07 ,  5F033QQ19 ,  5F033QQ24 ,  5F033QQ35 ,  5F033QQ41 ,  5F033RR04 ,  5F033VV06 ,  5F033XX00 ,  5F043AA03 ,  5F043BB07 ,  5F043FF04 ,  5F043GG10