特許

J-GLOBAL ID：200903099887970604

半導体メモリ装置

発明者： 西原 利幸
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平3-293764
公開番号（公開出願番号）：特開平5-110019
出願日： 1991年10月14日
公開日（公表日）： 1993年04月30日
要約：

【要約】【目的】 位置合わせズレ防止用マージンを取るためにセル面積を増大させる必要がなく、セル面積を最小限にすることが可能であり、高集積化を図り、しかもオープンビット線構造で問題となるビット線間の干渉雑音を防止することが可能な半導体メモリ装置を提供すること。【構成】 装置の深さ方向に沿ってチャネル部が形成される縦型MOS構造トランジスタを有する半導体メモリ装置において、上記チャネル部が形成される半導体領域23の上部にビット線32が形成してあり、このビット線32の上部に絶縁層34を介してワード線36が形成してあり、上記各半導体領域23の間に上記ビット線32を利用して自己整合的に形成してあるゲート電極用溝60内に、上記ワード線36が入り込んでいる。

請求項（抜粋）：

装置の深さ方向に沿ってチャネル部が形成される縦型MOS構造トランジスタを有する半導体メモリ装置において、上記チャネル部が形成される半導体領域の上部にビット線が形成してあり、このビット線の上部に絶縁層を介してワード線が形成してあり、上記各半導体領域の間に上記ビット線を利用して自己整合的に形成してあるゲート電極用溝内に、上記ワード線が入り込んでいることを特徴とする半導体メモリ装置。

IPC (2件)：

H01L 27/108 ,  H01L 29/784

FI (3件)：

H01L 27/10 325 F ,  H01L 27/10 325 N ,  H01L 29/78 321 C